EDA设计交通信号灯控制器.docVIP

/* 根据整体设计要求，编写各个功能部分Verilog HDL程序，设置各输入输出变量说明如下 clk： 为计数时钟； qclk：为扫描显示时钟； en： 使能信号，为1 的话，则控制器开始工作； rst： 复位信号，为1的话，控制及技术回到初始状态； hoid：特殊情况控制信号，为1的话，则两个方向无条件显示为红灯； light1： 控制主干道方向四盏灯的亮灭；其中，light1[0]~light[2]，分别控制主干道方向的 绿灯、黄灯和红灯； light2： 控制支干道方向四盏灯的亮灭；其中，light2[0] ~ light2[2]，分别控制支干道方向的 绿灯、黄灯和红灯； num1： 用于主干道方向灯的时间显示，8 位，可驱动两个数码管； num2： 用于支干道方向灯的时间显示，8 位，可驱动两个数码管； counter：用于数码管的译码输出； */ module traffic(en,clk,qclk,rst,rst1,hold,num1,num2,light1,light2,counter,st1,st2); //输入输出及中间变量设置如下 input en,clk,qclk,rst,hold,rst1; output st1,st2; output[7:0] num1,num2; output[6:0]counter; output[2:0] light1,light2; reg tim1,tim2,st1,st2; reg[1:0]state1,state2,ste; reg[2:0]light1,light2; reg[3:0]num; reg[6:0]counter; reg[7:0] num1,num2; reg[7:0] red1,red2,green1,green2,yellow1,yellow2; always燖(posedge燾lk??/reg[主干道交通灯点亮控制 begin? if(rst)? //复位与特殊情况控制 begin? ? light1=3b001;?? num1=green1;? end? else?if(hold)? begin? ? light1=3b100;?? num1=green1;?? end? else?if(en)? begin?//使能有效开始控制计数 if(!tim1)?//?? begin?// tim1=1;?? case(state1)? ?2b00:begin?num1=green1;light1=3b001;state1=2b01;end?2b01:begin爊um1=yellow1;light1=3b010;state1=2b11;end?2b11:begin爊um1=red1;light1=3b100;state1=2b10;end?2b10:begin爊um1=yellow1;light1=3b010;state1=2b00;end?default:light1=3b1干道方向四盏灯00;?endcase?end? always @(posedge clk ) //支道交通灯点亮控制 begin if(rst) //复位与特殊情况控制 begin light2=3b100; num2=red2; end else if(hold) begin light2=3b100; num2=red2; end else if(en) begin if(!tim2) begin tim2=1; case(state1) 2b00:begin num2=red2;light2=3b100;state2=2b01;end 2b01:begin num2=yellow1;light2=3b010;state2=2b11;end 2b11:begin num2=green2;light2=3b001;state2=2b10;end 2b10:begin num2=yellow2;light2=3b010;state2=2b00;end default:light2=3b100; endcase end always @(posedge clk ) begin else begin //倒数计时 if(num10) if(num1[3:0]==0) begin num1[3:0]=4b1001;