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基于verilog的交通灯设计(状态机)
实验课题: 基于verilog的交通灯设计(状态机) Verilog程序（主程序+激励） 1）主程序 /*顶层模块*/ module traffic_light(clk,rst,out); input clk,rst; output [5:0]out; wire [4:0] x; delay D(.clk(clk),.rst(rst),.cnt(x)); state S(.in(x),.rst(rst),.clk(clk),.out(out)); endmodule /*延时模块*/ module delay(clk,rst,cnt); input clk,rst; output[4:0]cnt; reg[4:0]cnt; always@(posedge clk) begin if(!rst)cnt=0; else if(cnt29) cnt=cnt+1; else cnt=0; end endmodule /*状态机模块*/ module state(clk,in,rst,out); input clk,rst; input[4:0]in; output [5:0]out; reg [5:0]out; reg[3:0]state; parameter r1_g2or1_2_y=6b100010,r1_y2og1_r2=6b001100,g1_r2oy1_r2=6b010100, y1_r2or1_g2=6b100001,A=b0001,B=b0010,C=b0100,D=b1000; always@(posedge clk) begin if(!rst) begin state=A; out= y1_r2or1_g2; end else begin case(state) A: begin if(in25)state=A; else begin state=B; out=r1_g2or1_2_y; end end B: begin if(in24)state=B; else begin state=C; out=r1_y2og1_r2; end end C: begin if(in25)state=C; else begin state=D; out=g1_r2oy1_r2; end end D: begin if(in24)state=D; else begin state=A; out=y1_r2or1_g2; end end endcase end end endmodule 2）激励 module test; reg clk,rst; wire [5:0]out; traffic_light test(clk,rst,out); initial begin clk=b1; forever #5 clk=~clk; end initial begin
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