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硬件描述语言VHDL编程基础 第一节 概述 VHDL（Very high speed intergated circuit Hardware Description Language）:非常高速集成电路的硬件描述语言。 20世纪80年代诞生于美国国防部的一项研究计划，目的是使电路的设计能够以文字的方式保存下来。 被列为IEEE1076标准，也成为工业界的标准。 1993年修改成IEEE Std1164-1993。 1995年，中国国家技术监督局组织编撰并出版《CAD通用技术规范》，推荐VHDL语言作为我国电子设计自动化硬件描述语言的国家标准。 2．Verilog HDL语言简介 Verilog HDL它是在C语言的基础上发展起来的，由GDA（Gateway Design Automation）公司创造的，1989年cadence公司收购了GDA公司，使得Verilog HDL成为了该公司的独家专利。1990年Cadence公司公开发表了Verilog HDL，并成立LVI组织以促进Verilog HDL成为IEEE标准，即IEEE Standard 1364-1995。 Verilog HDL的最大特点就是易学易用，如果有C语言的编程经验，可以在一个较短的时间内很快的学习和掌握，Verilog HDL语言的系统抽象能力稍逊于VHDL，而对门级开关电路的描述能力则优于VHDL。 二、VHDL的优点 1. 支持层次化设计 2. 具有多层次描述系统硬件功能的能力 3. 具有丰富的仿真语句和库函数 4. VHDL语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能。 VHDL的优点 5. 对设计的描述具有相对独立性，与硬件的结构无关 6.可以利用EDA工具进行逻辑综合和优化，并自动将VHDL描述转化为门级网表。 7. 具有可移植性，可以在不同的设计环境和系统平台中使用。 8. 具有良好的可读性。 三、VHDL与高级语言的区别 1.某些并行语句可以自动的重复执行，不需要用循环指令来保证。 2.VHDL中的许多语句不是按排列顺序执行的，而是可以同时执行的（VHDL的并行性）。 第二节 VHDL程序结构 一、VHDL的基本结构 VHDL程序范例 两位二进制数比较器。a和b分别代表两个二进制数；equ是比较器的输出端口。比较器的逻辑功能是：若a=b则输出equ为1，否则equ为0。 --IEEE库使用说明 LIBRARY ieee ； use ieee.std_logic_1164.all； --实体部分，对器件定义，包含有实体名、端口名、端口模式及其数据类型等信息 ENTITY ecomp2 is port （a，b：in std_logic_vector（1 downto 0）； equ：out std_logic）； end ecomp2； --结构体部分，对器件描述，决定内部功能结构 ARCHITECTURE behave of ecomp2 is begin equ=’1’ when （a=b）else ‘0’； end behave； 2．库（library） 库是用来存储和放置可编译的设计单元的地方，通过其目录可查询、调用。库可以分为两类：设计库和资源库。库说明一般格式如下： library 库名； use 库名.逻辑体名； 库的种类 IEEE库 Std_logic_1164(标准逻辑类型和相应函数）是IEEE正式认可的标准包集合 std_logic_arith（数学函数） Synopsys公司提供的, 非IEEE认可 std_logic_unsigned（无符号数学函数） std_logic_signed（符号数学函数） Std库 是VHDL的标准库,在库中存放有称为”STANDARD”的包集合 此外,TEXTIO该包在测试时使用 面向ASIC的库 该库存放着与逻辑门一一对应的实体,方便进行门级仿真,由个公司提供面向ASIC的逻辑门库 WORK库 现行作业库,使用该库时无需进行任何说明 用户定义的库 用户为自身设计需要所开发的共用包集合和实体等,汇集在一起定义的库 3. 实体说明 功能：描述设计模块的输入/输出信号或引脚，并给出设计模块与外界的接口。实体类似一个“黑盒”，实体描述了“黑盒”的输入输出口。 实体的电路意义相当于器件