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《基于VHDL的数字化系统设计》 实验报告 班号： 学号： 姓名： 2013年 5 月 26 日 实验一 十进制计数器 题目及要求： 4位十进制计数器：0000～9999 对计数结果进行译码输出 输出采用动态扫描方式 给出仿真结果并分析结果的正确性 一、设计分析 该实例的要求是：十进制计数器每个一秒计数一次，计数范围从0000~9999循环计数。 二、电路原理和方法 采用VHDL实现计数器的方法是：向量型信号量在时钟脉冲的作用下加1，并辅以模的判断，就可以实现任意进制的计数器。对于这题，具体实现方法是用四个十进制计数器，分为四级，每当下一级计满的时候，便向上一级进1，直至计满9999。.将其结果并置输出。 三、实现结果 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity counter is port(clk : in std_logic; qout : out std_logic_vector(15 downto 0)); end counter; architecture behave of counter is signal q1,q2,q3,q4 : std_logic_vector(3 downto 0); Begin process(clk) begin if (clkevent and clk=1) then if (q1=9) then q1=0000; if (q2=9) then q2=0000; if (q3=9) then q3=0000; if (q4=9) then q4=0000; else q4=q4+1; end if; else q3=q3+1; end if; else q2=q2+1; end if; else q1=q1+1; end if; end if; qout=q4q3q2q1; end process; end behave; 四、仿真结果 五、分析和总结 由于电路存在延时，所以仿真波形图并不是严格与理论相一致。 实验二 二进制转变为BCD码 题目及要求： 实现十六进制(二进制)到十进制的转换 分析实现的方法 十六位数据的范围为X”00”~X”FF” 设计分析： 对于每一个二进制数来说，都有一个BCD码与之对应，如果仅用VHDL语言来实现的话，需要大量的代码编写。因此这里采用查找表加上函数库LPM来实现。这样根据层次设计的理念，据需要设计两个模块：一、计数器模块，用来实现产生二进制码；二、ROM模块，存储对应BCD码关系数据并对应输出。二、电路的原理和方法： 根据设计分析，依次实现两个模块对应的功能。 1.计数器模块 根据数据要求，二进制数为X”00”到X”FF”。因此这里的计数器设计为四位的二进制计数，输入其一个时钟信号，计数即可。这里采用VHDL代码实现。 2.ROM模块 由查找表的设计思想，将其数据都输入到一个*.MIF文件中，然后用仿真软件提供的函数库LPM，选择器件lpm_rom，调整期参数（具体略）和文件路径，生成一个独立模块。 3.顶层设计 设计好以上模块，再进行顶层设计，将两个模块连接起来，输入时钟信号，输出BCD码。三、实现结果： 1.计数器模块 用VHDL语言编写，在counter.vhd中如下： Library IEEE; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity counter is port( clk : in std_logic; qout : out std_logic_vector(7 downto 0)); end counter; architecture behav of counter is signal cnt:std_logic_vector(7 downto 0); begin process(clk) begin if(rising_edge(clk)) then cnt=cnt+1; end if; end process; qout=cnt; end behav;