第3 章 VHDL语言设计实例.pptVIP

第三章 VHDL语言设计实例 2、数据分配器 * * 本章主要讲解VHDL语言设计常用的组合逻辑电路、时序逻辑电路和有限状态机。 3.1组合逻辑电路的设计 常用的组合逻辑电路有加法器、译码器、编码器、数据选择器等。 一、加法器 1、用行为描述实现8位全加器 设加法器的输入端为a（加数），b（加数），ci（来自低位的进位），输出端口为s（和），co（进位）。 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； USE IEEE.STD_LOGIC_UNSIGNED.ALL； ENTITY adder8 IS PORT ( ci: IN STD_LOGIC； a,b: IN STD_LOGIC_VECTOR( 7 DOWNTO 0 )； s: OUT STD_LOGIC_VECTOR( 7 DOWNTO 0 )； co: OUT STD_LOGIC )； END adder8； 在任何时刻的输出仅取决于当时的输入信号的逻辑电路。 ARCHITECTURE behavior OF adder8 IS SIGNAL ss: STD_LOGIC_VECTOR ( 8 DOWNTO 0 )； SIGNAL aa, bb: STD_LOGIC_VECTOR ( 8 DOWNTO 0 )； BEGIN aa = ‘0’ a； bb = ‘0’ b； ss = aa + bb + ci； s = ss( 7 DOWNTO 0 )； co = ss( 8 )； END behavior； 2、用结构描述实现1位全加器 d, e, f为中间节点 1位全加器 cin A B sum cout U2 U1 U3 d e 半加器 c s f ORR2 半加器 c s x y sum cout 1位半加器 底层文件 --1位半加器的VHDL源程序 LIBRARY IEEE; USE IEEE.Std_Logic_1164.ALL; ENTITY half_adder IS PORT( x, y : IN Std_Logic; sum, cout : OUT Std_Logic); END half_adder; ARCHITECTURE behav1 OF half_adder IS BEGIN PROCESS(x, y) BEGIN sum = x XOR y; cout = x AND y; END PROCESS; END behav1; --或门orr2的VHDL源程序 LIBRARY IEEE; USE IEEE.Std_Logic_1164.ALL; ENTITY oor2 IS PORT( in1, in2: IN Std_Logic; out1: OUT Std_Logic ); END orr2; ARCHITECTURE behav2 OF orr2 IS BEGIN out1= in1 OR in2; END behav2; 顶层文件 LIBRARY IEEE; --1位全加器的VHDL源程序 USE IEEE.Std_Logic_1164.ALL; ENTITY full_adder IS PORT( A, B, cin : IN Std_Logic; sum, cout : OUT Std_Logic); END full_adder; ARCHITECTURE structural_view OF full_adder IS --基于电路结构的结构风格 结构体 SIGNAL e, d , f : Std_Logic; --与中间节点对应的内部信号 COMPONENT half_adder --半加器元件说明/定义 PORT(A, B : IN Std_Logic; sum, cout : OUT Std_Logic ); END COMPONENT; COMPONENT orr2 --或门加器元件说明/定义 PORT( in1, in2 : IN Std_Logic; out1: