Xilinx Parallel III 型下载线使用入门.docVIP

Xilinx Parallel III 型下载线使用入门 一、特点 ◆ 支持Xilinx 公司2.5V，3.3V，5V 系列FPGA/CPLD 器件 ◆ 提供快速低成本在系统编程方法 ◆ 支持JTAG 和Slave Serial 模式 ◆ 支持Xilinx ISE 开发软件 ◆ 标准25-Pin 并口连接到PC ◆ 采用10-Pin 电路板连接器 二、与目标板连接说明说明 下载电缆提供三种方式与目标系统连接：14芯扁平电缆、10芯扁平电缆以及6芯飞线。 至于采用什么样的连接方式需要在订货时说明。 方式1：14芯扁平电缆连接目标系统 表1 JTAG方式管脚定义 管脚 定义 管脚 定义 1 GND 2 VCC 3 GND 4 TMS 5 GND 6 TCK 7 GND 8 TDO 9 GND 10 TDI 11 GND 12 NC 13 GND 14 NC 表2 Slave Serial方式管脚定义 管脚 定义 管脚 定义 1 GND 2 VCC 3 GND 4 PROG 5 GND 6 CCLK 7 GND 8 DONE 9 GND 10 DIN 11 GND 12 NC 13 GND 14 INIT(可选)  方式2：10芯扁平电缆连接目标系统 表3　 JTAG方式管脚定义 管脚 定义 管脚 定义 1 VCC 2 GND 3 NC 4 TCK 5 NC 6 TDO 7 TDI 8 NC 9 TMS 10 GND 表4　Slave Serial方式管脚 管脚 定义 管脚 定义 1 VCC 2 GND 3 NC 4 CCLK 5 NC 6 DONE 7 DIN 8 NC 9 PROG 10 GND 方式3：6芯飞线连接目标系统 表5　JTAG模式飞线定义 序号 颜色 JTAG模式 1 VCC 2 GND 3 TCK 4 TDO 5 TDI 6 TMS 表6　Slave Serial模式飞线定义 序号 颜色 Slave Serial模式 1 VCC 2 GND 3 CCLK 4 DONE 5 DIN 6 PROG 三、使用说明 Xilinx Parallel III 型下载线使用说明结合具体情况给出，以ISE6.2i使用为例。 这是一个在Xilinx ISE 集成环境里一步步完成新工程建立，增加、新建源文件，编译工程，分配器件引脚，以及烧录CPLD 整个实验步骤。实验顶层文件采用的是原理图，实验结果相当简单，就是点亮一个LED 灯，目的是快速体验ISE 的应用，希望对未接触ISE 软件及CPLD 的人员能有所帮助。 1、新建一个工程 启动ISE 软件（Xilinx ISE 6→ Project Navigator），单击主工具栏中菜单File→New Project选项，在新出现的对话框中输入相对应的工程名，如下图所示： 单击下一步，在新出现的对话框中，选择目标板的CPLD 的具体型号，如下图所示： 然后单击下一步按钮，出现如下的对话框，这是建立新的源文件对话框，也可以稍后通过工程来建立新的源文件，在这里选择后者； 然后单击下一步按钮，将出现的如下对话框，这是添加一个存在的源文件，由于目前还没有源文件，直接单击下一步按钮； 之后新出现的对话框是一个告知新的工程相关信息，如下图如所示，直接单击完成按钮即可。 2、新建新的源文件 首先选择工程，然后在工程上单击鼠标右键，出现如下图所示的对话框，单击New Source选项； 在新出现的对话框中，选择源文件的类型，然后输入相应的文件名，如下图红色标记所示： 单击下一步按钮，在新出现的对话框中单击完成按钮。 3、绘制原理图文件 在新出现Xilinx ECS 绘图界面，进行新元件或符号的添加，单击如下图所示的红色按钮，或者主菜单栏中的Add→Symbol选项； 请按照如下的界面中的所标注的步骤进行操作： 1）是单击添加符号按钮。 2）在出现的符号框中选择符号的类别。 3）选择具体的符号反向器。 4）然后将鼠标移到需要放置位置单击左键放置元件。 5）这是放置完成之后的鼠标所形状，提示是否再需放置，然后放置GND 符号（在Genernal 类中），之后请按ESC键退出符号放置； 然后进行连线工作，如下图所示：1）单击工具栏连线图标；2）将鼠标移到2 的位置时出现如下图形时按住鼠标左键；3）然后移到3 的位置，系统自动连接。 下面进行I/O 口的添加工作，如下图所示： 1）单击工具栏中添加I/O 端口图标； 2）设置端口为输出，图中红色标记2 所示； 3）然后将鼠标移到反向器的右端，单击鼠标左键，图中红色标记3 所示； 4）按ESC 键退出I/O 口的添加操作。 重命名端口，