微机原理-李萍课件-2017第二章 8086体系结构.pptVIP

当MN/MX接低电平时，系统工作于最大模式，即多处理器方式。 最大模式需要协调主处理器和协处理器的工作。控制信号不能直接从8086/8088 CPU引脚得到，需要外加8288总线控制器，通过它对CPU发出的控制信号(S0,S1,S2)进行变换和组合，以得到系统的控制信号。 总线仲裁器8289确保优先级高的处理器优先使用总线。 8086最大模式系统结构 总线周期的概念 8086CPU在与存储器或I/O端口交换数据时需要启动一个总线周期。 按照数据的传送方向来分，总线周期可分为“读”总线周期（取数据读到CPU）和“写”总线周期（数据写入存储器或I/O端口）。 2.3 8086 CPU内部时序 8086/8088CPU基本的总线周期由4个时钟周期组成 时钟周期是CPU的基本时间计量单位，由CPU主频决定。 一个时钟周期又称为一个T状态，因此基本总线周期用T1、T2、T3、T4表示。 8086/8088基本总线周期 　　1）总线读周期 　　当8086 CPU读存储器或I/O端口时，总线进入读周期。 基本的读周期由4个时钟周期组成：T1、T2、T3和T4。CPU在T3到T4之间从总线上接收数据。 当所选中的存储器和外设的存取速度较慢时，可在T3和T4之间插入1个或几个等待周期TW。 1.最小模式下8086 CPU的/写总线周期 读周期的时序 8086 　　2）总线写周期　 总线写操作指CPU向存储器或I/O端口写入数据。 总线写操作时序与总线读操作时序基本相同，不同之处： 　(1) 对存储器或I/O端口操作的选通信号不同。总线读操作中，选通信号是 RD，而总线写操作中是 WR。 　(2) 在T4状态中，AD15～AD0上地址信号消失后，AD15～AD0的状态不同。 写周期的时序 8086 出 　　3）中断响应操作时序 　　当8086 CPU的INTR引脚有效(高电平)，且IF=1时，则8086 CPU在执行完当前的指令后响应中断，CPU执行两个中断响应周期。 8086在最小模式下的中断响应操作时序图。 中断响应周期的时序 TI 第二章作业 4 9 10 13 14 * 瓶颈 * （16）HOLD(Hold Request) 总线请求信号。由外部输入，高电平有效，其他总线设备向CPU请求使用总线。 （17）HLDA(Hold Acknowledge) 共享总线的处理总线请求响应信号。向外部输出，高电平有效。 （18）MN/MX(Minimum/Maximum Mode Control)： 最大最小模式控制信号，输入。MN/MX＝1（＋5V），CPU工作在最小模式。MN/MX＝0（接地）， CPU则工作在最大模式。 （19）GND 地。 （20) VCC 电源，接＋5V。 （21）CLK (Clock) 2. 最大模式下的引脚说明 当8086CPU工作在最大模式系统时，有8个管脚重新定义 。 ?（1）S2 、S1 、S0（Bus Cycle Status，最小模式为M/IO、D/TR、DEN）： 总线周期状态信号，输出。这三个信号的组合表示当前总线周期的类型。在最大模式下，由这三个信号输入给总线控制器8288，用来产生存储器、I/O的读写等相关控制信号。如下表： S2 S1 S0 CPU状态 8288命令 0 0 0 中断响应 INTA 0 0 1 读I/O端口 IORC 0 1 0 写I/O端口 IOWC AIOWC 0 1 1 暂停 无 1 0 0 取指令 MRDC 1 0 1 读存储器 MRDC 1 1 0 写存储器 MWTC AMWC 1 1 1 无作用 无 （2）LOCK 封锁信号。 三态输出，低电平有效。LOCK有效时表示CPU不允许其它总线主控者占用总线。当在指令前加上LOCK前缀时，则在执行这条指令时LOCK保持有效，CPU封锁其它主控者使用总线。 （3）QS1、QS0(Instruction Queue Status，最小模式为ALE、INTA)： 指令队列状态信号，输出。QS1,QS0组合起来表示前一个时钟周期中指令队列的状态。 QS1 QS0 编码含义 0 0 无操作 0 1 从队列中取第一个字节 1 0 队列已空 1 1 从队列中取后续字节 （4）RQ /GT0 ，RQ /GT1 (Request／Grant) 总线请求信号请求／同意信号。双向，低电平有效，当该信号为输入时表示总线请求； 当为输出时表示总线响应。两条线可同时与两个主控者相连