电CPLD课程设计微波炉.docVIP

西安文理学院物理与机械电子工程学院 课程设计报告 专业班级 10级电子信息工程2班 课 程 CPLD/FPGA技术及应用 题 目 微波炉控制器的设计 学 号 08101100203 姓 名 王景 同 组 人 李斌 成 绩 2013年6月 一、设计目的 （1）熟练掌握EDA工具软件QuartusII的使用； （2）熟练用VHDL硬件描述语言描述数字电路； （3）学会使用VHDL进行大规模集成电路设计； （4）学会用CPLD\FPGA使用系统硬件验证电路设计的正确性； （5）初步掌握EDA技术并具备一定的可编程逻辑芯片的开发能力； 二、系统总体设计 微波炉控制器外部接口符号图 上图中的各信号的功能及要求如下： CLK 是秒表时钟脉冲输入。它接收每秒一个时钟脉冲的节拍信号。 RESET 为复位信号。高电平有效，用于芯片的复位功能。 TEST 为测试信号。高电平有效，用于测试4 个七段数码二极管工作是否正常。SET_TS 是烹调时间设置控制信号。高电平有效。 DATA0 的一个16 位的总线输入信号。输入所设置的时间长短，它由高到低分为4 组，每一组是BCD码输入。分别表示分、秒上十位、个位的数字。如21分24秒。START 是烹调开始的控制信号。高电平有效。 COOK 是烹调进行信号。它外接用于控制烹调的继电器开关。高电平时表明烹调已经开始或正在进行。低电平表示烹调结束或没有进行。 MIN_H（十分位）、MIN_L（分位）、SEC_H(十秒位)和SEC_L（秒位）：是4组七位总线信号。它们分别接4个七段数码管。动态地显示完成烹调所剩的时间以及测试状态信息“8888”、烹调完毕的状态信息“DONE”。 该微波炉控制器WBLKZQ 的具体功能要求如下: 上电后系统首先处于一种复位状态。在工作时首先按SEC_L 键设置烹调时间，此时系统读入DATA0 的数据作为烹调所需时间。然后系统自动回到复位状态。同时4个七段数码管显示时间信息。假设系统最长的烹调时间为59分59秒。再按START 键后系统进入烹调状态。COOK 信号开始为高电平，此时4个七段数码管每隔一秒钟变化一次，用以刷新还剩多少时间结束烹调。烹调结束后，COOK 信号变为低电平。同时4个七段数码管组合在一起显示“DONE”的信息。然后系统回到复位状态。系统可以通过按RESET键随时回到复位状态。在复位状态下，按TEST 键在4个数码管上会显示“8888”的信息。它可以测试4 个七段数码管工作是否正常。 微波炉控制器的总体设计方案： 根据该微波炉控制器的功能设计要求，本系统可由以下4个模块组成：①状态控制器KZQ；②数据装载器ZZQ；③烹调计时器JSQ；④显示译码器YMQ47。其内部组成原理如图2所示。 图2 系统原理框图 图3 KZQ 的输入输出端口图 （2）、数据装载器ZZQ 的设计 ZZQ 的输入、输出端口如图4 所示。根据其应完成的逻辑功能，它本质上就是一个三选一数据选择器。本设计采用一个进程来完成。但由于三个被选择的数据只有一个来自输入端口。因此另两个被选择的数据则通过在进程的说明部分定义两个常数来产生。由于用于显示“8888”的常数ALL-8 需分解成4 个8 分别经过四个4—7 译码器译码后才是真正的显示驱动信息编码。因此该常数应是4 个分段的是4 位BCD 码。故应设为“1000100010001000”。 同理，显示“DONE”的常数DONE 可设为“1010101111001101”。其中D、O、N、E 的BCD 码分别为“1010”、“1011”、“1100”、“1101”。 图4 ZZQ 的输入输出端口图 (3)、烹调计时器JSQ 的设计 烹调计时器JSQ 为减数计时器。其最大计时时间为59:59。因此我们可用两个减计数十进制计数器DCNT10 和两个减计数六进制计数器DCNT6 级联构成。JSQ 的内部组成原理如图5 所示。JSQ 的输入、输出端口如图6 所示。 图5 JSQ 的内部组成原理图 图6 JSQ 的输入输出端口图 （4）、显示译码器YMQ47 的设计 本显示译码器YMQ47 不但要对数字0-9 进行显示译码，还要对字母D、O、N、E 进行显示译码。其译码对照表如表1 所示。YMQ47 的输入、输出端口如图7 所示。 表1 YMQ47 的译码对照表 显示的数字或字母 BCD 编码 七段显示驱动编码（g-a） 0 0000 0111111 1 0001 000011