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第8章 高速CMOS逻辑电路设计p32;本章概要;8.1 门延时的估计 任意逻辑门的延时;;;;8.1 门延时的估计 NAND2:推导;;对一个具有M级的逻辑链，若每个逻辑门的延时为ti，则整个链的总延时为 每部分延时取决于 门的类型： 非门、与非门、或非门等 门的尺寸： FET尺寸的放大倍数 输入信号 扇出和扇入;8.1 门延时的估计 复合逻辑门之实例;8.1 门延时的估计 逻辑门的对称性;8.1 门延时的估计 经验模型(1);;8.2 驱动大电容负载 反相器基本参数;8.2 驱动大电容负载 反相器驱动反相器;8.2 驱动大电容负载 反相器链延时问题;第一级是标准尺寸反相器，输入电容为C1，FET电阻为R1，FET互导为β1，各级单调放大，即有 各级按同一因子S1放大，则有 各级参数的表达通式 ;8.2 驱动大电容负载 优化目标;8.2 驱动大电容负载 延时的计算;8.2 驱动大电容负载 最优值的推导;8.2 驱动大电容负载 优化方法;8.2 驱动大电容负载 计算实例;8.2 驱动大电容负载 计入FET电容时;8.3 逻辑努力 Logical Effort;8.3 逻辑努力 参照门;8.3 逻辑努力 参照门延时的计算;8.3 逻辑努力 反相器延时的计算;8.3 逻辑努力 2级反相器链;;8.3 逻辑努力 通用计算公式;8.3 逻辑努力 优化目标;8.3 逻辑努力 实例(1);8.3 逻辑努力 实例(2);8.3 逻辑努力 实例(3);利用逻辑努力来优化设计使延迟最小的步骤 计算总的逻辑努力、电气努力、路径努力； 求出最优的每级路径努力及对应的路径延时； 根据上述数据逐级确定每级的尺寸。;为了使总的路径延时达到最小，需使驱动强度分解到各级之间。要达到此目的，常需将反相器插入到逻辑链中，来调整各级延时，达到所需的最佳值。 总的路径延时是级数N和面积比S的函数，若实际逻辑链的级数小于级数最佳值的要求??，可通过插入反相器来使之达到最佳值。这就是级数优化的目的。;级数优化不会改变总的逻辑努力 反相器的逻辑努力gNOT=1,因此反相器的插入不会改变总的逻辑努力值 级数优化会增加寄生延时 会抵消部分优化的效果;8.3 逻辑努力 级数优化:实例;8.3 逻辑努力 逻辑面积:定义;8.3 逻辑努力 逻辑面积:实例;8.3 逻辑努力 分支情况:定义;8.4 高速CMOS设计技巧 对大扇出的驱动;8.4 高速CMOS设计技巧 扇入的影响;8.4 高速CMOS设计技巧 减少扇入;避免单个逻辑门同时具有大扇入和大扇出;8.4 高速CMOS设计技巧 串联链尺寸设计;8.4 高速CMOS设计技巧 串联链排序;END ;课前提问题 1 ;冗余图形 全加器电路1;冗余图形 全加器电路2;Inverter Chain;8.3 逻辑努力 基本逻辑门的