专用集成电路设计大作业----多功能时钟设计.docxVIP

基于FPGA的多功能时钟设计报告目录摘要................................................................................3设计内容及要求…………………………………………………………..3设计（代码）分析……………………………………………………….4实验过程及步骤…………………………………………….................5实验结果的测试及仿真…………………………………………………13实验总结与感想……………………………………………………………16参考文献……………………………………………………………………..17附录（原代码）………………………………………….17 1 摘要在学习了专用集成电路和verilog语言及数电的相关知识后，运用所学知识及查阅资料完成对多功能时钟的设计，以巩固以前所学知识，提高解决和分析问题的能力以及掌握稍复杂逻辑电路的设计方法；深刻理解verilog语言的思路，并进一步掌握操作BASYS2板的使用；掌握计数器的设计方法，模块之间的协调方式，了解电路设计层次。2 设计内容及要求 多功能时钟设计分为基本电路部分和拓展功能部分和特色部分。基本电路部分以数字形式显示时、分、秒的时间；（要求可切换显示）小时计数器为同步24进制；（同步计数器）可精确手动校时，包括小时，分钟，秒；设有按钮，每按一次相应按钮可使对应的时间循环改变，以校时用 手动校时时，长按按钮可加速校时速度。拓展部分可设定24小时任意时刻闹钟（精确到秒），设定按钮与校时按钮共用。设有闹钟开关键整点报时 59分51秒 59分53秒 59分55秒59分57秒 led[7：4]流水灯式依次点亮以模仿电台播音（频率为1HZ）59分59秒时 led灯led[3]点亮 频率为10HZ特色部分 stopwatch可储存记忆10组59分59秒99内时间数据的秒表。可显示记录的数据个数和对应顺序精确到1/100秒设有 swo(秒表模式开启键) ————K3 swp(暂停键) ————————L3scrl(数据控制键)——————B4Ncr(清零复位键)—————— A7 counter(记录数据键)———— M4 - (数据加键) ———————— C11 + (数据减键)————————G12Switch (显示切换键)---------------P113代码分析 top_clock 总共分为顶层和底层顶层 top.v计时部分：调用底层模块10位计数器 6位计数器 3位计器 4*6=24位寄存器 cnt[23:0]Cnt[3:0] second0 cnt[7:4] second1Cnt[11:8] minute0 cnt[15:12] minute1Cnt[19:16] hour0 cnt[23:20] hour1校时部分：设计为信号选择器 ad=1时为计时模式，信号为校时信号 ad =0时 为正常计时模式数据显示部分： 设有切换switch端 数码管扫描自动扫描 1KHZ4*8=32位寄存器Temp[31:0] 分为校时模式显示 ad=1 set=0 swo=0 ------------ cnt闹钟设置模式显示 ad=0 set=1 swo=0------------ cnt1秒表计时模式显示 ad=0 set=0 swo=1------------ cnt2正常走时模式显示 其余---------------------------------- cnt底层部分 计数器 counter10.v counter6.v counter3.v// counter10.v(0~9)module counter10(en,ncr,clk,q); input en,ncr,clk;output [3:0] q;reg [3:0] q;always@(posedge clk )beginif(ncr) q=4d0;//ncr=0时，异步清零else if(~en) q=q;// EN=0，暂停计数else if (q==4b1001) q=4b0000; else q=q+1;//计数器加1endendmodule闹钟设定模块 bell.v cnt1 代码见附录仿电台报时 radio.v 代码见附录秒表 stopwatch.v cnt2 代码见附录4实验内容及步骤创建工程 命名为 top_clock选择BASYS2型号 并完成创建（3）新建verilogmodul