EDA技术7_典型时序电路设计实例.ppt

* * PROCESS(S1) BEGIN CASE S1 IS WHEN00=SEL=“1110”； WHEN01=SEL=“1101”； WHEN10=SEL=“1011”； WHEN11=SEL=“0111”； WHEN OTHERS =SEL=“0000”; END CASE； END PROCESS； PROCESS(data_in) BEGIN CASE data_in IS WHEN0000=DOUT=； WHEN0001=DOUT=； WHEN0010=DOUT=； WHEN0011=DOUT=； WHEN0100=DOUT=； WHEN0101=DOUT=； WHEN0110=DOUT=； WHEN0111=DOUT=； WHEN1000=DOUT=； WHEN1001=DOUT=； WHEN OTHERS=DOUT=； END CASE； END PROCESS； END BEHAVE； 7段数码管显示的模10计数器（SSD） 移位寄存器电路 * 带有并行置位的移位寄存器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY SHFRT IS -- 8位右移寄存器 PORT ( CLK,LOAD : IN STD_LOGIC; DIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0); QB : OUT STD_LOGIC ); END SHFRT; ARCHITECTURE behavior OF SHFRT IS SIGNAL REG8 : STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN PROCESS (CLK, LOAD) BEGIN IF (CLKEVENT AND CLK = 1) THEN IF (LOAD = 1) THEN -- 装载新数据 REG8 = DIN; ELSE REG8(6 DOWNTO 0) = REG8(7 DOWNTO 1); QB = REG8(0); END IF; END IF; END PROCESS; END behavior; 电子与通信工程系 （1）在第二个时钟到来时，LOAD为高电平 （2）第三个时钟，以及以后的时钟信号都是移位时钟 （3）第四个时钟后，QB输出了右移出的第1个位‘1’ 工作时序 （1）在第一个时钟到来时，LOAD为低电平 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY SHIFT IS PORT (CLK,C0:IN STD_LOGIC; --时钟和进位输入 MD:IN STD_LOGIC_VECTOR(2 DOWNTO 0); --移位模式控制字 D:IN STD_LOGIC_VECTOR(7 DOWNTO 0); --待加载移位的数据 QB:OUT STD_LOGIC_VECTOR(7 DOWNTO 0); --移位数据输出 CN:OUT STD_LOGIC); --进位输出 END ENTITY; ARCHITECTURE BEHAV OF SHIFT IS SIGNAL REG : STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL CY : STD_LOGIC ; BEGIN PROCESS (CLK, MD ,C0) BEGIN IF (CLKEVENT AND CLK = 1) THEN 一个较复杂的移位器 CASE MD IS WHEN 001 = REG(0) = C0 ; REG(7 DOWNTO 1) = REG(6 DOWNTO 0); C