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XILINX 时序约束使用指南笔记      第一章 时序约束介绍  第二章 时序约束方法  第三章 时序约束原则  第四章 在 XST 中指定时序约束  第五章 在 Synplify 中指定时序约束方法  第六章 时序约束分析                                                                    1 / 16                                                                                             2 / 16          第一章 时序约束介绍 基本的时序约束包括： “PERIOD Constraints”  “OFFSET Constraints”  “FROM:TO(Multi‐Cycle)约束”                                                                       3 / 16            第二章 时序约束方法 1，简介： 2，基本的约束方法     根据覆盖的路径不同，时序要求变成一些不同的全局约束。  最普通的路径类型包括：  1，输入路径  2，同步元件到同步元件路径  3，指定路径  4 ，输出路径  XILINX 的时序约束与每一种全局约束类型都有关。最有效的方法就是一开始就指定全局 约束然后再加上指定路径的约束。在很多案例中，只要全局约束就可满足需求。  FPGA 器件执行工具都是由指定的时序要求驱动的。如果时序约束过头的话，就会导致 内存使用增加，工具运行时间增加。更重要的是，过约束还会导致性能下降。因此，推荐使 用实际设计要求的约束值。  3，输入时序约束 输入时序约束包括 2 种  “系统同步输入”  “源同步输入”  输入时钟约束覆盖了输入数据的 FPGA 外部引脚到获取此数据的寄存器之间的路径。输 入时钟约束经常用”OFFSET IN”约束。指定输入时钟要求的最好方法，取决于接口的类型（源 /系统同步）和接口是 SDR 还是 DDR。  OFFSET IN 定义了数据和在 FPGA 引脚抓取此数据的时钟沿之间的关系。在分析 OFFSET IN 约束时，时序分析工具自动将影响时钟和数据延迟的因素考虑进去。这些因素包括：  时钟的频率和相位转换  时钟的不确定  数据延迟调整  除了自动调整，还可以在与接口时钟相关的”PERIOD”约束中另外增加时钟不确定。  关于增加”INPUT_JITTER” 的更多信息，参见第三章的”PERIOD Constraints” 。  “OFFSET IN”与单输入时钟有关，默认情况下，OFFSE