第7章可编程逻辑器件和现场.ppt

第七章 可编程逻辑器件 7.1概述 7.2可编程逻辑器件基础 PLD逻辑表示法 逻辑阵列的PLD表示法应用举例 通用阵列逻辑GAL 7.1概述 可编程专用集成电路ASIC(Application Specific Integrated Circuit) 是面向用户特定用途或特定功能的大规模、超大规模集成电路。 分类：按功能分为数字的、模拟的、数字和模拟混和三种。按制造方式分为全定制、半定制ASIC、可编程三种。 根据芯片的集成度和结构复杂度分类 简单可编程逻辑器件SPLD：集成度小于PALCE22V10或 GAL22V10的PLD。 特点是都具有可编程的与阵列、不可编程的或阵列、输出逻辑宏单元OLMC和输入输出逻辑单元IOC。 复杂可编程逻辑器件CPLD:集成度大于PAL22V10或GAL22V10的PLD都可视为CPLD。 CPLD在集成度和结构上呈现的特点是具有更大的与阵列和或阵列，增加了大量的宏单元和布线资源，触发器的数量明显增加。高速的译码器、多位计数器、寄存器、时序状态机、网络适配器、总线控制器等较大规模的逻辑设计可选用CPLD来实现。因此，具有复杂算法的数字滤波器等数字信号处理单元的逻辑设计也可选用这些具有更高集成度CPLD来实现。 根据芯片的集成度和结构复杂度分类 现场可编程逻辑门阵列 FPGA：现场可编程门阵列FPGA是集成度和结构复杂度最高的可编程ASIC。 运算器、乘法器、数字滤波器、二维卷积器等具有复杂算法的逻辑单元和信号处理单元的逻辑设计可选用FPGA实现。 可编程ASIC的编程方式 可编程ASIC的编程方式有两种，一种是采用专用编程器进行编程，一种是在系统编程。 后者甩掉了专用编程器，而且也不用将芯片从电路系统取下，只利用计算机和一组下载电缆就可以在系统编程。 Lattice和Xilinx等几家大公司现在都有在系统可编程ASIC产品。在系统编程方式方便了用户。 可编程ASIC的一般开发步骤 设计输入(entry) 功能模拟(function simulation) 逻辑分割(partitioning) 布局和布线(place and routing) 时间模拟(timing simulation) 写入下载数据(download) ASIC开发步骤流程图 PLD的逻辑表示 PLD中阵列及其阵列交叉点的逻辑表示 1.PLD中阵列交叉点的逻辑表示 2.PLD中与阵列和或阵列的逻辑表示 PLD中基本逻辑单元的PLD表示 1.输入缓冲器和反馈缓冲器 2.输出极性可编程的异或门 3.地址选择可编程的数据选择器 4.可编程数据分配器的逻辑表示 1.PLD中阵列交叉点的逻辑表示 PLD逻辑阵列中交叉点的连接方式采用图7-7所示的几种逻辑表示。 ⒉PLD中与阵列和或阵列的逻辑表示 与阵列如图(a)所示。 ⒉PLD中与阵列和或阵列的逻辑表示 图 (b)是PLD表示。图 (a)和图 (b)是熔丝全部保留的与阵列表示情况。F(A，B，C)=0。 ⒉PLD中与阵列和或阵列的逻辑表示 图 (c)是烧断3个熔丝的情况，图 (d)是图 (c)的PLD表示。 可编程或阵列，其构成原理与可编程的与阵列相同。 可编程或阵列 可编程或阵列，其构成原理与可编程的与阵列相同 。 1.输入缓冲器和反馈缓冲器 在PLD中有二种特殊的缓冲器，它们是输入缓冲器和反馈缓冲器，这二种缓冲器有相同的电路构成，图7-10给出它们的PLD表示，它们是单输入、双输出的缓冲器单元，一个是高有效输出端，即同极性输出端。另一个是低有效输出端，即反极性输出端。 与曾经学过的输出三态缓冲器不同，虽然输出三态缓冲器也有三个端，但只有一个输入和一个输出端，另一个是使能控制端。 1.输入缓冲器和反馈缓冲器 原则上说，输出三态缓冲器有二个输入端一个输出端。注意二者之间的区别。 输入缓冲器和反馈缓冲器输出只有0、1两个逻辑状态。而输出三态缓冲器除了有0、1两个逻辑状态外，还有一个称为高阻(Z)的状态。 2.输出极性可编程的异或门 在PLD中为了实现输出极性可编程，常采用图 (a)所示的异或门结构。 2.输出极性可编程的异或门 图 (b)是编程后熔丝保留，输出极性编程为高有效。 3.地址选择可编程的数据选择器 地址选择可编程的数据选择器如图7-12所示。 地址选择端编程后，若列线与行线相接且接地，其输入为逻辑0。否则，列线与行线断开其输入为逻辑1。 根据编程情况，地址选择端的输入有00，01，10，11四种情况。 4.可编程数据分配器的逻辑表示 如图7-13所示。 5.激励方式可编程的时序记忆单元的PLD表示 时序记忆单元有二种，即锁存器和触发器。 输出的状态只受输入激励信号控制的时序记忆单元是锁存器。 只有在时钟信号控制下才能得到受输入激励信号决定的相应