部分计算机程序员(FPGA嵌入式应用)级理论知识模拟试卷.docVIP

第6部分 理论知识考试模拟试卷 FPGA理论知识试卷 意 事 项 1、考试时间：0分钟。 、请首先按要求在试卷的标封处填写您的姓名、准考证号和所在单位的名称。 、请仔细阅读各种题目的回答要求，在规定的位置填写您的答案。 、不要在试卷上乱写乱画，不要在标封区填写无关的内容。 得 分 得 分 评分人 一、判断题（第1题～第40题。将判断结果填入括号中。正确的填“√”，错误的填“×”。每题1分，满分40分。） 1 . 数字信号是指时间上和数值上都是离散的信号。（ ） 2 . 所谓十进制就是以“10”为基数的计数体制，以此类推八进制就是以“8”为基数的计数体制，任何一个数可以用1,2,3,4,5,6,7,8等八个数码，按一定的规律排列起来显示。（ ） 3 . 十进制数（25）D转换为二进制数为（11001）B（ ） 4 . 计算机或数字系统中通常采用二进制数的原因是二进制数所需要表示的状态只有“0”，“1”两种状态，便于用电路实现。。（ ） 5 . 某三个变量逻辑函数F，若以ABC的顺序列真值表，表中F=1的个数为5个。若以CBA的顺序列真值表，则表中F=1的个数为4个。（ ） 6 . 一个逻辑函数全部最小项之和恒等于1。（ ） 7 . 在进行卡诺图化简逻辑函数时，同一方格可以被不同的包围圈重复包围。（ ） 8 . 组合逻辑电路通常由门电路组合而成。（ ） 9 . 组合逻辑电路的分析中正确列出真值表是最关键的一步。（ ） 10 . 存在互补变量，就必然存在竞争冒险，所以消除互补变量可以消除竞争冒险。（ ） 11 . 反映时序逻辑电路状态转换规律及相应输入、输出取值关系的图形称为状态图。（ ） 12 . 同步计数器和异步计数器比较，同步计数器的最显著优点是工作速度高。（ ） 13 . 异步电路就是指没有统一时钟的电路。（ ） 14 . 典型时序逻辑电路包括触发器，计数器，移位寄存器，有限状态机，ALU等。（ ） 15 . 数模转换的过程就是将数字码转换成与之对应的电平。（ ） 16 . Moore型有限机的输出只与有限状态自动机的当前状态有关，与输入信号的当前值无关。（ ） 17 . Mealy型有限机的输出只与有限状态自动机的当前状态有关，与输入信号的当前值无关。（ ） 18 . 在状态机的编码方式中，最常用的是顺序编码和One-hot编码方式。（ ） 19 . IP是指一种事先定义，经验证可以重复使用的，能完成某些功能的组块。（ ） 20 . IP重用可以避免重复劳动，但是缺点是IP核的参数不可重配置，使得IP核的用法比较呆板。（ ） 21 . IP设计的目标就是通用性好，可移植性好，正确性有100%的保证。（ ） 22 . 规划和制定设计规范不属于IP设计的主要流程之一。（ ） 23 . IP的验证必须是完备的，具有可重用性的。（ ） 24 . 根据IP核的使用划分，IP建立者可按可再用、可重定目标以及可配置等形式设计IP。（ ） 25 . Primetime是属于动态验证工具。（ ） 26 . 物理验证分为DRC、ERC、LVS等三类别。（ ） 27 . LUTS的容量大小主要受限于它的复杂度，而不是输入的数目。（ ） 28 . 电路采用DCI可以减少板子布线的复杂程度。（ ） 29 . Verilog HDL与VHDL相比，其最大的优点是与C语言相类似，容易掌握，且资源丰富。（ ） 30 . 在Verilog HDL语言中注释符“//”可以扩展至多行注释。（ ） 31 . 在Verilog HDL语言中参数型常数经常用于定义延迟时间和变量宽度 ，在模块或实例引用时，可通过参数传递改变在被引用模块或实例中已定义的参数。（ ） 32 . 在Verilog HDL语言中寄存器类型的变量具有x的缺省值。（ ） 33 . 在Verilog语言中运算符“%”为模运算符，或称为求余运算符，要求“%”两侧均为整型数据。（ ） 34 . 在Verilog HDL语言中不同长度的数据不能进行位运算。（ ） 35 . Verilog HDL语言中case语句的所有表达式值的宽度可以互不相等。（ ） 36 . 任务可以启动其它的任务和函数，而函数则不能启动任务。（ ） 37 . 系统任务$finish的作用是退出仿真器，结束仿真过程。（ ） 38 . 在Verilog HDL语言中系统任务$random提供了一个产生随机数的手段。（ ） 39 . 使用HDL语言进行编程时，需要设计人员以并行思维来考虑算法结构。（ ） 40 . PicoB