简易时钟BAZYS2.docxVIP

基于basys2实验板的简易时钟设计报告 姓名：__________________班级：____________学号：____________ 指导老师：______________ 日期：_实验目的1、了解并掌握采用可编程逻辑器件实现数字电路与系统的方法；2、学习并掌握采用Xilinx_ISE软件开发可编程器件的过程；3、学习使用verilog HDL描述数字逻辑电路与系统的方法;4、掌握分层次、分模块的电路设计方法，熟悉使用可编程器件实现数字系统的一般步骤;5、熟悉数字钟的功能要求及设计方法；6、掌握小型数字系统安装、调试方法二、实验要求功能要求：利用实验板设计实现一个能显示时分秒的多功能电子钟。基本要求1)具有“秒”、“分”、“时”计时的功能，小时计数器按24小时制；2)具有校时功能，能对“分”和“时”进行调整；3)具有手动输入设置定时闹钟的功能，闹1分钟(1kHz)---利用实验板LED或外接电路实现。4)可实现时钟复位功能：00:00:00发挥部分1)仿广播电台整点报时：在59分(51、53、55、57)秒发出低音500Hz信号，在59分59秒时发出一次高音1kHz信号，音响持续1秒钟，在1kHz音响结束时刻为整点。2)报整点：几点敲几下。三、实验条件BASYS2实验板ISE软件（利用VERILOG 软件编程）四、实验原理对于复杂系统-----“分而治之”-----（1）方便管理（2）方便设计---使设计课题进一步细化, 明确各层次、各模块目标, 条理清晰；（3）方便调试---使设计中出现的问题在模块级就能发现, 及时处理；（4）方便维护---模块化、层次化维护与修理；（5）方便后续开发与更新---拓展、继承、移植。层次化设计的方法有两种：自顶而下和自底而上。自底向上---先设计最底层的电路模块，逐级向上，最后由各模块组成整个系统---传统的设计方法---不利于复杂系统的设计。自顶向下---先设计顶层总框图, 该框图由若干个具有特定功能的源模块组成。下一步针对这些具有不同功能的模块进行设计, 对于有些功能复杂的模块, 还可以将该模块继续划分为若干个功能子模块, 这样就形成模块套模块的层次化设计方法---基于EDA的设计方法。高层次设计是一种“自顶向下”的全新设计方法，这种设计方法首先从系统设计入手，在顶层进行功能方框图的划分和结构设计。由于设计的主要仿真和调试过程是在高层次上完成的，这既有利于早期发现结构设计上的错误，避免设计工作的浪费，又减少了逻辑功能仿真的工作量，提高了设计的一次成功率。五、实验源代码源代码分为三个部分，程序代码，测试代码和管脚约束。程序代码利用分层次的方式，顶层模块包含闹钟、整点报时以及显示译码的功能。一共有五个子层次，U1为十进制模块、U2为六进制模块，一起构成秒的计数。U3为十进制模块、U4为六进制模块，一起构成秒的计数U5为时的24进制模块。程序代码顶层模块module clock(inputclk,input reset,input EN,inputAdj_Min,inputAdj_Hour, input Adj_clocking, //闹钟定时信号input convert,outputreg[3:0] bit_sel,outputreg[7:0] led_out,outputreg[7:0] diode_out );wire Sec_HEN,Min_HEN,Min_LEN,Hour_EN;//定义时分秒使能信号；reg [27:0] count_clk; //分频计数器reg [3:0] disp_temp;//显示暂存器wire[7:0] Hour;wire[7:0] Min;wire[7:0] Sec;reg[1:0] bit_sel1;reg[0:0] diode_outEN;reg[3:0] reHourH;reg[3:0] reHourL;reg[3:0] reMinH;reg[3:0] reMinL;reg[3:0] bit_diode;//********************************计时功能部分***************************////分频always @ (posedgeclk or posedge reset) beginif(reset) count_clk = 26b0;else if(count_clk == 26h2_fa_8c_80)count_clk = 26b0;elsecount_clk = count_clk+26b1;endassign clk1 =( count_clk==26h2_fa_8c_80);//assign clk1= count_clk[23];//60进制秒