利用重新排序型控制器提升ddr sdram的效率.pdfVIP

解决方案 SoLUTlON◆ ◆嵌入式技术 利用重新排序型控制器提升DDR SDRAM的效率 传输速率。 Nokhu Johnson SystemsLLC高管Leith D 隔之后，控制器可能会再发出一条激活 高速双倍数据速率(DR) 前的DDRSDRAM器件非常复杂，DDR 命令。 SDRAM必须生成非常精确的地址、命 SDRAM厂商一般均使用峰值数据传输 速率来制定器件规格。比如，如果某厂 令和数据序列，并同时满足大量时序要 此后，控制器可能会在无预充电激 活序列的情况下发出多条读取或写入命 求。实现高DDRSDRAM性能还要求在 商把产品命名为DDR3—1600，则意味着 允许的最短时序内执行指令流水线。 令。这种隋况—般礤际为决页模式i方问。 该厂商将规定该SDRAM器件的峰值传 MT／s。 由于陕页模式避开了费时耗电的激 输速率定为1,600 DDR 虽然这些器件确实能够达到规定的 SDRAM内外 活预充电序列，困此其效率极高，但这种 传输速率，但在实践工作负载情况下却 影响存储器胜能的衰减因素具有什 访问仅限于同—行地址内。如果工作负载 不能维持、保持这种速度。原因在于行 么特性?为何提升峰值传输速率会加剧 要求访问多个不同的行地址，则每次访问 地址冲突，数据总线转换损耗、写恢复 其影响? 之间都必须产生激活——预充电宇列。在 SDRAM 等都会降低器件的峰值传输速率。 如图1所示，基本的DDR 这种隋况下，持续传输速率就会比较低， 更为糟糕的是，随着速度更快的新 存取是让存储控制器向存储器发送一 甚至远远低于峰值传输速率。 个带有激活命令的行地址，等待RAS到 DDR 一代SDRAM的诞生，上述性能衰减情 SDRAM被排列(或分割)成一 CAS延迟时间(eP行地址和列地址选通脉 况造成的不良影响进一步加剧。为此， 系列相同大小的准独立区域。DDR3 采用简单顺序调度算法的存储控制器可 冲之间的时钟剧期数)，然后发送列地 DRAM有8个库。对不同库的存取可能 能达到的持续传输速率基本上会低于制 址以及一个读取或写入命令。完成这一 会出现交叠。比如，如果工作负载要求 定的峰值。不过，采用更先进的重新排 请求需要等待CAS延迟时间，然后对数在读取库l之后立即读取库2，存储控制 序调度技术可以克服这些性能衰减因 据采样用于读取或提供数据用于写入。 器会先向库1发送行地址和激活命令， 素，确保您的存储器在实际应用中能提 一旦数据传输完毕，控制器会发出一条 然后向库2发送行地址和激活命令。在 供出色的持续数据传输速率。 预充电命令来关闭活动行。在预充电间 RAS到CAS延迟时间之后，控制器会为 利用Virtex一6．赛灵思推出了首款 专为FPGA而优化的重新排序型DDR SDRAM存储控制器。该新型控制器使 Virtex．6用户能够充分利用新一代DDR 库／地址圃 圃 圃 SDRAM技术所带来的大容量高性能及 命令圃