集成电路可测性原理及设计浙大微电子学院·微纳电子研究所.pptVIP

* 浙大微电子 */26 Y = CC1(Y) = CC0(X1) + CC0(X2) + 1 CC0(Y) = min[ CC1(X1), CC1(X2) ] + 1 CO(X1) = CC0(X2) + CO(Y) + 1 CO(X2) = CC0(X1) + CO(Y) + 1 “或非”门测试因子的计算 * 浙大微电子 */26 一个简单组合逻辑的测试因子 对于原始输入I和原始输出O CC0( I ) = CC1( I ) = 1 CO(O) = 0 Y = CC1(Y) = CC0(X1) + CC0(X2) + 1 CC0(Y) = min[ CC1(X1), CC1(X2) ] + 1 CO(X1) = CC0(X2) + CO(Y) + 1 CO(X2) = CC0(X1) + CO(Y) + 1 Y = CC1(Y) = min[ CC0(X1), CC0(X2) ] + 1 CC0(Y) = CC1(X1) + CC1(X2) + 1 CO(X1) = CC1(X2) + CO(Y) + 1 CO(X2) = CC1(X1) + CO(Y) + 1 * 浙大微电子 */26 测试因子值 * 浙大微电子 */26 增加I/O端口降低测试因子值的方法 当某结点X的可观察因子CO(X) 过大时, 可通过增加一个输出端口的办法, 将该点直接引出; 当某点X的可控制因子过大时, 当CC0(X)过大时,可插入一个“与门”使之下降: CC0(X’) = min [ CC0(X), CC0( I ) ] + 1 = 1 + 1 = 2 当CC1(X)过大时,可插入一个“或门”使之下降: CC1(X’) = min [ CC1(X), CC1( I ) ] + 1 = 1 + 1 = 2 在某些特殊情况下还可直接将该X点与增加的输入端I相连。 * 浙大微电子 */26 简单电路的可测性设计 直接从A,B模块增加输出管脚进行测试 增加了输出管脚数和芯片面积，封装成本增加 用多路选择器，只需增加一个管脚 * 浙大微电子 */26 多路选择器在可测性设计中的作用 不但将多路选择器用在芯片电路的输出端, 而且将它们用在芯片的内部, 利用它们把内部的子电路分割开来并彼此绝缘, 单独测试, 是大规模、超大规模集成电路可测性设计一种常用的方法。 * 浙大微电子 */26 复杂电路的可测性设计（DFT） 对于组合电路 有非常成熟的测试矢量生成算法及软件工具来检测电路中的故障 对于时序电路来说 扫描链法，把内部的时序单元（DFF）改成特定的扫描单元，然后把所有的扫描单元串成扫描链，通过扫描链，将内部信息串行传到输出管脚。 内建自测试法（BIST），无需外部测试机台，内部产生测试向量，将无故障响应值也事先存放在芯片内部，自己比较并输出比较结果。 * 浙大微电子 */26 Thanks！ * 浙大微电子 浙大微电子 浙大微电子 浙大微电子 浙大微电子 浙大微电子 浙大微电子 浙大微电子 浙大微电子 浙大微电子 浙大微电子 浙大微电子 浙大微电子 集成电路可测性原理与设计浙大微电子学院·微纳电子研究所 韩雁 2016 年6月 第八讲 * 浙大微电子 */26 IC测试概念 在芯片设计正确的前提下，在制造过程中引入的缺陷（故障）造成的电路失效，需要用测试的方法将其检测出来。 对IC设计，用仿真手段验证设计正确性 对IC制造，用测试手段报告生产“良率” 故障的存在 影响电路功能的正确性 故障的定位 若大量电路由于相同原因失效，要找出问题所在 * 浙大微电子 */26 电路测试与电路仿真的不同 电路仿真 时间充裕 软件可对电路内部任意节点进行仿真 电路测试 测试机时昂贵，按分钟计算成本 不可能对电路内部进行探测，故障排查困难 * 浙大微电子 */26 样品测试与产品测试的不同 样品测试 人工进行 测试时间充裕 测试方法自由 产品测试 机器测试 测试时间折进产品成本（有时比制造成本还高） 按规定方式编写测试代码 * 浙大微电子 */26 1.样品的测试 大规模IC输入/输出管脚众多。 理论上, 只有“穷尽”了输入信号的所有组合, 并验证了输出信号相应无误后, 才能断定此电路是合格产品。 二输入端“与非”门, 只有测试了00, 01, 10, 11四种输入状态下的输出分别是1, 1, 1, 0, 才能断定该“与非”门是合格产品。 这种方法类似于设计阶段所做的电路仿真。 * 浙大微电子 */26 实例：乘法/累加ASIC测试 穷尽法要做多少次测试？ 28×2