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SOC设计中的 at-speed ATPG 摘要：SOC(片上系统集成)已成为VLSI(超大规模集成电路)设计的主流方法。它由于设计周期短，设计可重用性好，可靠性高等优点而被广泛应用。随着工艺和系统性能的不断提高, 更复杂, 更高速SOC设计DFT(可测性设计) 提出了更高的要求. 本文将讨论为什么要at-speed 的测试, 它对设计有什么要求, 如何实现, 并结合一个SOC 设计的实例进行讨论。关键词：可测性设计，SOC，at-speed. 1、简介今天的SOC 设计运行频率不断提高, 设计的时序收敛则依赖于EDA工具, 而EDA工具在优化时序时, 一旦设计中的关键路径(critical path)满足了约束(constrain), 就停止继续优化. 这意味着设计的余量(margin)很小. 当设计余量如此之小时, 现代工艺的小尺寸影响将使多种因素可能导致生产出来的芯片达不到设计的性能要求. 这些因素包括:· 工艺库参数的误差· 时序计算的误差· 参数提取的误差· 制造缺陷导致阻容值与工艺标准的误差· 互连线的延时超过门延时起主导作用· 串扰 所有这些对测试提出了更高的要求, 必须保证芯片达到设计性能要求. 因此测试必须覆盖与速度相关的缺陷. 而这同时面对芯片不断提高的性能, 往往需要更高测试频率的测试设备, 测试成本的增加对芯片制造成本的控制的压力也越来越大. 为此必须对过去的测试策略进行检讨以适应现代SOC 设计的挑战. 本文将结合一个SOC 设计实例来讨论利用Mentor公司著名的DFT工具Fastscan进行at-speed 测试的策略和方法. 该设计是飞思卡尔半导体公司(freescale -- 原摩托罗拉SPS部门) Dragonball 系列应用处理器MX21. 该芯片以ARM926EJ-S? 为核, 外加多媒体视频处理, LCD 控制器, USTOTG, CMOS影像传感器接口等大量丰富的外设和接口. 2、ATPG与生产故障 ATPG (Automatic Test Pattern Generation )是指由EDA工具基于可扫描的测试结构自动生成测试向量的结构化测试方法。 现在的ATPG工具可以检测如下几种不同类型的生产故障。在深亚微米工艺中，与at-speed 相关的故障比率不断上升. “Stack-at” 模型最长见的一类故障模型. 它分为”Stuck-at 1” 和”Stack-at 0”, 用来模拟器件间互连的短路和断路的故障. “IDDQ” 模型通过对静态电流的测量来发现电路故障, 可以覆盖CMOS晶体管的”stack-on”和相邻”bridging”的制造缺陷. 但随着小尺寸工艺中漏电流较高的问题, 使得”IDDQ”的测试效果下降. “Transition Delay” 模型“Transition Delay” 模型是在”Stack-at”模型的基础上, 引入了对时间延迟的要求. 可分为”slow-to-rise transition”和”slow-to-fall transition”两类, 用来检测某一节点从”1”到”0”和从”0”到”1”的转换是否过慢. 其测试的时序波形见图1. ? “Path Delay” 模型“Path Delay” 模型测试的是测试某一路径的AC性能. 通常用来对器件成品进行运行速度的选择. 该类型测试通过触发一个状态变化, 然后在路径的后端进行捕获以验证时序. 其测试的时序波形参见图2. 3、At-speed测试技术 如上所述，at-speed扫描测试支持两种故障模型：“Transition Delay” 模型 和 “Path Delay” 模型。“Path Delay” 模型用来检查通过一系列预定义的门的集总延迟。随着电路规模的增大，电路中存在的时序路径也越多，期望对每一个时序路径都进行测试是不现实的。因此，通常的做法是利用STA工具选定有限数目的最大延迟路径进行测试。大多数路径的起点和终点都是时序单元如触发器，少数路径的起点是基本输入，少数路径的终点是基本输出。 “Transition Delay” 模型代表了每一个门端点的集总延迟，通常会采用类似于测试路径延迟的方法对“Transition Delay”进行测试，不同的是在进行transition测试时，由ATPG工具自行选择测试路径而不需要预先定义。通常，工程师借助于“Transition Delay”测试向量发现与时间相关的生产故障，采用“Path Delay”测试向量更多是为了检测和保证电路的最大工作速度。 At-speed扫描测试要求测试向量能够从一个扫描单元或一个基本输入触发一个信号变化：从”1”到”0”或从”0”到”1”的转换，然后在一个扫描单元或一个基本输出