康芯8051的IP核全中文解释.docVIP

8051/89C51 CPU核及片上系统设计实验 8051单片机IP软核应用系统构建 8051单片机IP软核应用系统构建 MCS51系列单片机的CPU也属于CISC CPU。本节将介绍与此系列单片机完全兼容的K8051单片机IP软核，及其应用系统的构建和软硬件开发。K8051单片机是以由VQM原码（Verilog Quartus Mapping File）表达的，在QuartusII环境下能与VHDL、Verilog等其他硬件描述语言混合编译综合，并在单片FPGA中实现全部硬件系统，并完成软件调试。 5.6.1 K8051单片机软核基本功能和结构 与前面介绍的CPU相同，K8051单片机核也含有8位复杂指令CPU，存储器采用哈佛结构，其结构框图如图5-23所示。K8051的指令系统与8051/2、8031/2等完全兼容，硬件部分也基本相同，例如可接64KB外部存储器，可接256字节内部数据RAM，含两个16位定时/计数器，全双工串口，含节省功耗工作模式，中断响应结构等等。不同之处主要有： 1、K8051是以网表文件的方式存在的，只有通过编译综合，并载入FPGA中才以硬件的方式工作，而普通8051总是以硬件方式存在的； 2、K8051无内部ROM和RAM，所有程序ROM和内部RAM都必须外接。从图5-23可见，它包含了“数据RAM端口”和“程序存储器端口”，是连接外接ROM、RAM的专用端口（此ROM和RAM都能用LPM_ROM和LPM_RAM在同一片FPGA中实现）。然而普通8051芯片的内部RAM是在芯片内的，而外部ROM的连接必须以总线方式与其P0、P2口相接（AT89S51的ROM在芯片内，CPU核外）。 3、以软核方式存在能进行硬件修改和编辑；能对其进行仿真和嵌入式逻辑分析仪实现实时时序测试；能根据设计者的意愿将CPU、RAM、ROM、硬件功能模块和接口模块等实现于同一片FPGA中（即SOC）。 4、与普通8051不同，K8051的4个I/O口是分开的。例如P1口，其输入端P1I和输出端P1O是分开的，如果需要使用P1口的双向口功能，必须外接一些电路才能实现。 图5-24是K8051单片机的原理图实体图，下方是输入端，上方是输出端。其主要端口的功能如表5-10所示。注意其中的双向口的表达方式。 图5-26所示的是单片机中的一个端口构成的双向口（P1口）电路连接方法。图中电路调用了几个辅助元件，其中RTI是三态控制门，WIRE是普通接线，主要用于网络名转换。 其中P1E是三态门控制信号，当执行从P1口的输入指令时，P1E[7..0]输出全为高电平，外部数据可以通过双向口P1[7..0]进入单片机的P1口的输入口P1I[7..0]，而当执行向P1口输出的指令时，若P1口的输出口P1O[7..0]中的位为低电平，则控制信号P1E[7..0]中对应的位也为低，故信号能顺利输出P1口；但当输出信号P1O[7..0]中的位为高电平时，则控制信号P1E[7..0]中对应的位也为高电平，故这时除非P1[7..0]对应的FPGA的外部端口被上拉，否则将呈现纯高阻态。因此，当使用单片机的双向口时须设置FPGA的端口为上拉！ 设置方法是，选择Assignmemts菜单中的settings项（图5-25），选择左栏的Fitter Settings项，再点击右侧的More Settings按纽，在弹出的窗口（图5-25右侧图）下栏中选择Weak PullUp Resistor，并于上方的Setting栏选择On。注意，如果选择了Enable Bus-Hold Circuitry为ON，则不能选上拉为ON，前者是选择输出总线的最后输出为锁定。 图5-23 K8051结构模块框图 图5-24 K8051原理图元件 表5-10 K8051单片机核信号端口功能明 单片机信号 端口类型 功能说明 ROMadr[15..0] 输 出 程序存储器地址总线 ROMdaO[7..0] 输 入 程序存储器数据总线 NMOE 输 出 程序存储器输出使能，低电平有效 RAMadr[7..0] 输 出 片内RAM地址总线 RAMdaI[7..0] 输 出 片内RAM数据输入总线（由单片机核输出） RAMdaO[7..0] 输 入 片内RAM数据输出总线 FOE 输 出 片内RAM数据输出使能，低电平有效 FWE 输 出 片内RAM数据写入使能，低电平有效 SFROE 输 出 外部特殊寄存器输出使能，低电平有效 SFRWE 输 出 外部特殊寄存器写入使能，低电平有效 NESFR 输入 如果没有外部特殊寄存器，拉高此电平 P0O[7..0] 输出 P0口数据输出端，8位 P1O[7..0] 输出 P1口数据输出端