XilinxSpartanIIE内部锁相环(DLL)使用.docVIP

SpartanIIE 内部锁相环（DLL）的使用以下是一个实验，讲述如何使用器件内部锁相环（DLL），很有实际意义，所以拿出来，大家一起学习，一起进步！实验 SpartanIIE 内部锁相环（DLL）的使用一、实验目的1． 进一步熟悉FPGA 软硬件开发环境；2． 了解FPGA 的内部结构；3． 初步掌握DLL 的使用。二、设计任务FPGA 中的DLL 是一种很好的资源，特别是较高频率的时候，应用较广。它可以对时钟进行倍频、锁相等操作。通过设计掌握DLL 的各种应用：倍频，分频，锁相，以及移相的操作，编程演示，通过示波器观察和比较波形。下面先对DLL 做一个简单的介绍。1． 概述XILINX 公司的Spartan-IIE 系列提供四个延迟锁相环（Delay-Locked Loop），分别位于芯片内部的四个脚。这些DLL 可以被用来实现一些电路以完善和简化系统级设计，比如提供零传播延迟，低时钟相位差和高级时钟区域控制等。随着FPGA 尺寸的增加，芯片上时钟的分布质量就变得越来越重要。时钟相位差和时钟延迟严重影响设备的性能，在大的设备中用传统的时钟网络控制时钟相位差和时钟延迟变得十分困难，XILINX 公司的Spartan-IIE 系列的四个延迟锁定环（Delay-Locked Loop）恰好解决了这个问题。每一个DLL 可以驱动两个全局时钟，全局时钟分布网络可以根据不同的负载，将时钟相位差最小化。通过观察一个DLL 输出时钟，它可以在网络中补偿延迟，有效的消除了设备内从外部输入端口到时钟装载的延迟。除了根据用户的原时钟信号提供零延迟，DLL 还可以提供原时钟信号的若干倍频段。DLL 可以使时钟加倍，二倍频或四倍频。还可以对时钟信号进行分频，1.5,2,2.5,3,4,5,8,16 分频。DLL 还可以提供固定相位差的时钟，如90°、180°、270°，另外，DLL 可以被用作时钟镜像，通过驱动DLL 芯片外的输出，然后反馈，DLL 可以降低多个设备间的时钟相位差。2． 基本原理如图4-1-1 所示，一个最简单的DLL 包括一个“variable delay line”和“control logic”. “variable delay line”产生一个输入信号CLKIN 延迟了的版本。时钟分布网络在所有内部寄存器时钟和CLKFB脚反馈时钟之间布线。“Control logic”.要检测输入时钟和反馈时钟好来调节延迟线。延迟线可以通过电压控制的延迟或一系列离散延迟成分建立。最适用于Virtex DLL 的性能的方法是使用一个离散的数字延迟线。一个DLL 的工作原理是：在输入时钟和反馈时钟中插入延迟，直到两个时钟上升沿相同，使得他们同步。在输入时钟和反馈时钟边沿在一条直线上后，DLL 锁存。电路直到DLL 锁存之后才开始初始，所以两个时钟无区别。所以DLL 的输出时钟补偿了时钟信号在网络的分布延迟，有效的消除了源时钟和负载之间的延迟。图片附件: 1.jpg (2005-9-25 22:39, 17.56 K)图4-1-2 所示是XILINX 公司一个简化了的DLL 宏符号,BUFGDLL 这个宏使用快速有效的方法在设备内部提供零传播延迟的系统时钟。图片附件: 2.jpg (2005-9-25 22:39, 27.83 K)使用BUFGDLL 这个宏，是最简单的由外部时钟产生芯片上的零传播延迟时钟的方法。这个宏使用了IBUFG,CLKDLL,BUFG 来实现最基本的DLL 应用。I 脚提供用户源时钟，DLL 对这个时钟进行操作。对BUFGDLL 输入的源时钟必须在数据表的低频段。时钟输出O 提供已经进行了延迟补偿的时钟。这个输出时钟占空比为1：1，如需要其他占空比，可在属性中对其进行修改。需要注意的是，这个宏符号并不能用于时钟加倍或时钟分频，也不提供 RESET , LOCKED 管脚。如果需要这些功能，必须使用下面的CLKDLL.CLKDLL 提供了DLL 完整的功能。当要用DLL 进行复杂应用时，通常使用CLKDLL。图片附件: 3.jpg (2005-9-25 22:40, 15.08 K)以下介绍各个管脚：?源时钟输入----CLKIN: CLKIN 提供用户源时钟，CLKIN 的频率必须在数据表所列范围内。?反馈时钟输入----CLKFB: DLL需要一个参考信号或反馈信号来提供延迟补偿输出。将DLL 的输出CLK0或CLK2X 连到反馈时钟输入CLKFB端，给DLL 提供必要的反馈。?RESET— RST：当RST 有效时，LOCKED 信号是源时钟信号无效。RST 高电平有效，必须连在热键或直接接地。?二倍频输出----CLK2X: CLK2X 自