Verilog语言要素.PDFVIP

第3章Verilog语言要素 ——标识符、注释、编译程序指令、系统任 务、系统函数、数据类型 西安交大电信学院微电子学系 程 军 jcheng@mail.xjtu.edu.cn 标识符  标识符由字母、数字、$符号和_符号组成。  标识符第一个字符必须是字母或者_ 。  标识符区分大小写。  关键字都是小写标识符。  转义标识符以“\”开头，以空格结尾，包含任何 可打印字符。转义标识符的主要用途在于不同 HDL语言的转换，或者不同CAE系统的转换。 不要在正常情况下使用转义标识符。关键字不 能是转义标识符。 西安交通大学微电子学系 P.2 好的命名原则  使用有意义的名字，如：clock, address, master, slave, decode, slave_clk等  不要使用$字符，结尾不要用下划线“_”  使用大小写混合的名字(如：GoodName和 good_name)  特殊电路结构采用传统命名习惯，如： clock、muxes、synchronizer等  西安交通大学微电子学系 P.3 注释  /* 这里面都是被注释的内容 可以注释多行 */  // 在这之后到本行结束是注释的内容 西安交通大学微电子学系 P.4 格式  程序书写是自由格式的，以分号作为语句分隔 符。 initial begin gre_sel=3’b001; #2 gre_sel=3’b011; end 上面的语句与下面的完全等价 initial begin gre_sel=3’b001; #2 gre_sel=3’b011; end 建议：一行的长度必须小于132个字符 西安交通大学微电子学系 P.5 系统任务和系统函数  以$符号开始的标识符表示系统任务或者系统 函数。由Verilog系统(IEEE)标准提供，也可以 由用户通过PLI编写。  任务通过参数传递返回0个或者多个值，允许 有延时。  函数只返回一个值，不允许延时。函数的执行 不需要时间。  详细描述在第10章。 西安交通大学微电子学系 P.6 编译器指令  以`(反引号)开始的一些标识符是编译器指令，类似C 语言中的宏指令。  `define, `undef  `ifdef, `ifndef, `else, `elseif, `endif  `default_nettype  `include  `resetall  `timescale  `unconnected_drive, `nounconnected_drive  `celldefine, `endcelldefine  `line 西安交通大学微电子学系 P.7 编译器指令(续)  `define和`undef——宏定义和宏定义取消  `define用于文本替换，类似C语言中的#define  例1，建议宏定义全部用大写字母 `define MAX_BUS_SIZE 32 //注意，结尾没有”;” `define RESULT_SIZE (AWIDTH * BWIDTH) ... reg [`MAX_BUS_SIZE-1:0] addreg;  例2, `undef指令取消前面定义的宏 `define WORD 16 //建立一个文本宏替换 ..