数电 第6章 常用时序逻辑功能器件.ppt

SIGNAL z :STD_LOGIC_VECTOR(0 TO 8); BEGIN z(0)=a; g1:FOR i IN 0 TO 7 GENERATE dffx: dff PORT MAP (z(i),clk,z(i+1)); END GENERATE; b=z(8); END rtl; 2. 循环移位寄存器 在计算机的运算操作中经常用到循环移位，它可以用 硬件电路来实现。 功能：当enb=1时，根据s(2)~s(0)输入的数值，确定在时钟脉冲 作用下，循环左移几位； 当enb=0时，在时钟作用下，将数据din直接传输到dout。 例如：当enb=1时，s(2)s(1)s(0)=100时。 电路设计方法： 1）将循环左移寄存器描述为一个名为shiftp的过程（procedure); 将过程shiftp定义在包名为cpac的包中； 在实体描述中调用过程，实现移位。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; PACKAGE cpac IS PROCEDURE shiftp(din,s :IN STD_LOGIC_VECTOR; SIGNAL dout :OUT STD_LOGIC_VECTOR); END cpac; PACKAGE BODY cpac IS PROCEDURE shiftp(din,s :IN STD_LOGIC_VECTOR; SIGNAL dout :OUT STD_LOGIC_VECTOR）IS VARIABLE sc : INTEGER; BEGIN sc:=CONV_INTEGER(s); FOR i IN dinRANGE LOOP IF(sc+i=dinLEFT)THEN dout(sc+i)=din(i); ELSE dout(sc+i-din LEFT-1) =din(i); END IF; END LOOP; END shiftp; END cpac; 八位移位寄存器描述： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE WORK.cpac.ALL; ENTITY bsr IS PORT( din :IN STD_LOGIC_VECTOR(7 DOWNTO 0); S :IN STD_LOGIC_VECTOR(2 DOWNTO 0); clk,enb :IN STD_LOGIC; dout :BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0)); END; ARCHITECTURE rtl OF bsr IS BEGIN PROCESS(clk) BEGIN IF ( clk=1) THEN IF (enb=0) THEN dout=din; ELSE shiftp(dout,s,dout); END IF; END IF; END PROCESS; END rtl; 4. 序列信号发生器 移位型序列信号发生器的一般框图为： 组合电路 移位寄存器 … 输出 F 工作原理: 将移位寄存器和外围组合电路构成一个移存型计数器，使该计数器的模和要产生的序列信号的长度相等，并使移位寄存器的串行输入信号 F（即组合电路的输出信号） 和所要产生的序列信号相一致。 组合电路 移位寄存器 … 输出 F 例: 试设计一个能产生序列信号移位型序列 信号发生器. 设计方法： 序列长度为8，考虑用3位移位寄存器。选用74194。仅 使用74194的Q0、Q1和Q2。 ① 状态划分 0 0 0 1 1 1 0 1 0 0 0 1 1 1 0 1 S1 S2 S3 S4 S5 S6 S7 S8 S1 000 100 110 111 0