6.VHDL硬件描述语言课件.ppt

1 VHDL概述 2 VHDL语言基础知识 3 VHDL的基本语句 4 VHDL的子程序; VHDL语言（VHSIC Hardware Description Language，甚高速集成电路硬件描述语言）是一种设计、仿真、综合的标准硬件描述语言，是对可编程逻辑器件进行开发与设计的重要工具，其优点是：支持自上而下和基于库的设计，支持范围广，具有多层次描述系统硬件功能的能力。VHDL语言已成为IEEE的一种工业标准，是实现信息系统硬件开发所必备的知识和技能。 ;; 产生背景: 美国国防部电子系统项目有着众多的承包商，他们各自建立和使用自己的电路硬件描述语 言，这就使得各公司之间的设计不能被重复利用，造成了信息交换和维护方面的困难。 为解决此问题，20世纪80年代初美国国防部制定了VHDL，以作为各承包商之间提交复杂电路设计文档的一种标准方案。 1987年12月，VHDL被正式接受为国际标准，编号为IEEE Std1076-1987,即VHDL’87。1993年被更新为IEEE Std1164-1993,即VHDL’93。; 功能强大，描述力强。 可移植性好。 研制周期短，成本低。 可以延长设计的生命周期。 具有向ASIC移植的能力。 HDL语言设计硬件电路的优点： 系统中可大量采用芯片 采用系统早期仿真 降低了硬件电路设计难度;library ieee; use ieee.std_logic_unsigned.all; entity test_02 is port( a: in integer range 0 to 2; b: in integer range 0 to 2; c: in integer range 0 to 2; x: out integer range 0 to 4; y: out integer range 0 to 4 ); end test_02; architecture test_02 of test_02 is begin process( a, b, c ) variable d: integer range 0 to 2; begin d := a; x = b+d; d := c; y = b+d; end process; end test_02;;;一、VHDL的程序结构;VHDL源程序基本格式举例：;LIBRARY 库名; －－库 USE 库名.程序包名.; －－程序包 ENTITY 实体名 IS －－实体 PORT(……); END 实体名; ARCHITECTURE 结构体名 OF 实体名－－结构体 （………） END 结构体名; ; 实体和结构体是VHDL设计文件的两个基本组成部分。实体描述设计系统的外部接口信号；结构体用于描述系统的行为、系统数据的流程或者系统组织结构形式（即系统的内部电路）。 配置用于从库中选取所需元件安装到设计单元的实体中。 包集合存放各设计模块能共享的数据类型、常数、子程序等。 库用于存放已编译的实体、结构体、包集合和配置。;1、实体;PORT ( 端口名 : 端口模式 数据类型 ; { 端口名 : 端口模式 数据类型} ) ;; IN 输入，信号只能自端口到实体 OUT 输出，信号只能自实体到端口 INOUT 双向，信号既可输入又可输出 BUFFER 缓冲，信号自实体输出，又有  内部反馈;Out与Buffer的区别;;2、结构体;ARCHITECTURE one OF mux21a IS BEGIN y = a WHEN s = 0 ELSE b ; END one ;;ENTITY mux21a IS PORT( a, b : IN BIT ; s : IN BIT; y : OUT BIT ) ; END mux21a ; ARCHITECTURE one OF mux21a IS BEGIN y = a WHEN s = 0 ELSE b ; END one ;;3、配置;4、包集合;包集合的使用： use work.[包集合名].all;;5、库;IEEE库：IEEE标准库 使用需声明 S