第2章 TMS320C54x数字信号处理器硬件结构1课件.pptVIP

第二章 TMS320C54x的CPU结构和存储器配置 ;2.1.1 TMS320C54X DSP的基本结构 ;2.1.2 TMS320C54x DSP的主要特点;CPU的特性： 1) 先进的多总线结构。 四组总线，每组两条，共8条总线 程序总线P:PAB,PB 数据总线 C: CAB, CB 数据总线 D: DAB, DB 数据总线 E: EAB, EB;2）40位算术逻辑运算单元（ALU）。 外围有两个40位的累加器A,B和一个40位的桶形移位寄存器。 3）17位×17位并行乘法器与40位专用加法器相连。 4） 比较、选择、存储单元（CSSU）。 5）指数编码器可以在单个周期内计算40位累加器中数值的指数。 6）双地址生成器，包括8个辅助寄存器（AR0-AR7）和两个辅助 寄存器算术运算单元（ARAU）。 ;存储器空间特点： 64K字程序存储器空间、64K字数据存储器空间以及64 K字I/O空间。 在C5420 、C5402、C548、C549、C5410的程序存储器空间可以扩展。 ;指令系统特点： 单指令重复和块指令重复操作。 块存储器传送指令。 32位长操作数指令。 同时读入两个或3个操作数的指令。 并行存储和并行加载的算术指令： 如：LD xmem，dst||MAC ymem,dst 条件存储指令。 如：CMPS src，Smem 比较源累加器高16位和低16的大小，并且把大的那个存入 smem所指的存储单元中 从中断快速返回指令。;在片外围电路特点： 软件可编程等待状态发生器。 可编程分区转换逻辑电路。 带有内部振荡器 用外部时钟源的片内锁相环（PLL）时钟发生器。 外部总线关断控制，以断开外部的数据总线、地址总线和控制信号。 数据总线具有总线保持器特性。 可编程定时器。 并行主机接口（HPl）。 串行口：全双工串口、时分多路（TDM）串口和缓冲(BSP)串口 .;电源系统特点： 可用IDLEl、IDLE2和IDLE3指令控制功耗，以工作在省电方式。 可以控制关断CLKOUT输出信号，节省功耗。;在片仿真接口： 具有符合IEEEll49.1标准的在片仿真接口（JTAG）。 速度特性： 单周期定点指令的执行时间为25/20/15/12.5/10-ns(40MIPS /50MIPS /66MIPS /80MIPS /100 MIPS)。 目前5000系列DSP中，最快的运行速率其实已经达到了532MIPS,也就是说每秒能执行5.32亿条指令。;;图2-1 TMS320C54x DSP的内部硬件组成框图2;TMS320C54x总线;2.2 TMS320C54x的总线结构;2.片内外设总线 连接DSP芯片片内外设部件和内部CPU的总线。 特点： 双向：通过总线交换器与DB和EB相连； 多周期访问：对这组总线的访问，需要两个 或更多的机器周期进行读和写，具体的周期 数由片内外设的结构决定。 机器周期：指主时钟的一个周期，是CLKOUT信号的一个 下降沿到另一个下降沿的时间。;2.2 TMS320C54x的总线结构;CPU的基本组成如下： CPU状态和控制寄存器 - ST0，ST1，PMST 40位算术逻辑单元（ALU） 40位累加器A和B 桶形移位寄存器 乘法器/加法器单元 比较、选择和存储单元（CSSU） 指数编码器 寻址单元;算术逻辑运算单元单元（ALU）和累加器;图2-4 ALU功能框图;算术逻辑运算单元单元（ALU）和累加器;1)保护位用于保存计算时产生的多余高位，防止在迭代运算中产生溢出; 2) AG、AH、AL、BG、BH和BL都是存储器映像寄存器,在存储空间中分配有地址; 3) 累加器A和B可以相互备份，它们的差别仅在于A的31~16位可以作为乘法器单元的一个输入。;图2-5 桶形移位器的功能框图;功能： 1）把输入数据进行0-31位的左移和0-15位的右移； 2）在执行ALU操作前预定好一个数据存储器操作数或累 加器操作数； 3）对累加器的值进行算术移位或逻辑移位。 4）归一化累加器； 5）在保存累加器到数据存储器之前定标累加器。 ;图2-6 乘法器/加法器单元功能框图; 比较、选择和存储单元（CSSU）功能框图;指数编码器;CPU状态和控制寄存器;图2-5 状态寄存器ST0位结构;状态寄存器S