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FPGAVHDL10进制计数器
《FPGA原理及应用》
实验报告书
（6）
题 目 7段显示译码器的设计 学 院 专 业 自动化 姓 名 学 号 指导教师
2015年 10-12月
1.实验目的
进一步熟悉和掌握Qartus II的使用方法；
进一步掌握FPGA实验箱使用方法；
学习和掌握电路原理图的设计流程；
深化理解HDL语言的使用方法
.实验内容
使用Qartus II的元件库HDL语言进行设计
3.实验条件
开发软件：Qartus II 8.0
实验设备：FPGA实验箱
拟用芯片：Altera EP3C55F484C8
4.实验设计
系统原理
根据
7段显示译码管字形对应输出输入
如下所示为程序
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY LED IS
PORT(A:IN STD_LOGIC_VECTOR(3 DOWNTO 0);
LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0) );
END ENTITY LED;
ARCHITECTURE bhv OF LED IS
BEGIN
PROCESS(A)
BEGIN
CASE A(3 DOWNTO 0) IS
WHEN 0000=LED7S=0111111;
WHEN 0001=LED7S=0000110;
WHEN 0010=LED7S=1011011;
WHEN 0011=LED7S=1001111;
WHEN 0100=LED7S=1100110;
WHEN 0101=LED7S=1101101;
WHEN 0110=LED7S=1111101;
WHEN 0111=LED7S=0000111;
WHEN 1000=LED7S=1111111;
WHEN 1001=LED7S=1101111;
WHEN 1010=LED7S=1011000;
WHEN 1011=LED7S=1001100;
WHEN 1100=LED7S=1100010;
WHEN 1101=LED7S=1101001;
WHEN 1110=LED7S=1111000;
WHEN 1111=LED7S=0000000;
WHEN OTHERS= NULL;
END CASE;
END PROCESS;
END bhv;
1电路波形图
6-1所示
图61 7段显示译码管波形图引脚锁定和硬件测试
图2 硬件引脚图编译文件下载
6-3所示
图63 全加器编译文件下载
5. 实验结果
使用LED数码管两个进行99的位显ED显示模块的个二极管
图6-4 实验箱进行试验
.心得体会
II中使用
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