计算机组成原理（西安理工大学）第五章2.pptVIP

解决资源相关冲突的办法： 一是第I4条指令停顿一拍后再启动； 二是增设一个存储器，将指令和数据分别放在两个存储器中。 取数据，访问存储器 取指令，访问存储器 2. 数据相关 　　在一个程序中，如果必须等前一条指令执行完毕后，才能执行后一条指令，那么这两条指令就是数据相关的。 　　在流水计算机中，指令的处理是重叠进行的，前一条指令还没有结束，第二、三条指令就陆续地开始工作。由于多条指令的重叠处理，当后继指令所需的操作数，刚好是前一指令的运算结果时，便发生数据相关冲突。如下表所示，ADD指令与SUB指令发生了数据相关冲突。 两条指令发生数据相关冲突 解决数据相关冲突的办法： 在流水CPU的运算器中设置若干运算结果缓冲寄存器，暂时保留运算结果，以便于后继指令直接使用，这称为“向前”或定向传送技术。 写数据 读数据 读数据 3. 控制相关 　　控制相关冲突是由转移指令引起的。当执行转移指令时，依据转移条件的产生结果，可能为顺序取下条指令；也可能转移到新的目标地址取指令，从而使流水线 发生断流。 为了减小转移指令对流水线性能的影响，常用以下两种转移处理技术： 延迟转移法 ：由编译程序重排指令序列来实现。 基本思想是“先执行再转移”，即发生转移取时并不排空指令流水线，而是让紧跟在转移指令Ib之后已进入流水线 的少数几条指令继续完成。如果这些指令是与Ib结果无关的有用指令，那么延迟损失时间片正好得到了有效的利用。（将转移指令与其前面不相关的一条或多条指令交换位置，让成功转移总是延迟到在这一条或多条指令执行之后再进行。） 转移预测法 ：用硬件方法来实现，依据指令过去的行为来预测将来的行为。通过使用转移取和顺序取两路指令预取队列器以及目标指令cache，可将转移预测提前到取指阶段进行，以获得良好的效果。 例4】流水线中有三类数据相关冲突：写后读相关；读后写相关；写后写相关。判断以下三组指令各存在哪种类型的数据相关。 (1) I1: 　ADD R1，R2，R3 ；　　(R2) + (R3)-R1 　　I2: 　SUB R4，R1，R5 ； 　　(R1) - (R5)-R4 写后读相关 I3: 　STA M(x)，R3 ； 　(R3)-M(x)，M(x)是存储器单元(访问m)  　　I4: 　ADD R3，R4，R5 ；　　　(R4)+(R5)-R3（寄存器寻找） 读后写相关 (3) I5: 　MUL R3，R1，R2 ；　　　(R1)×(R2)-R3 　　I6:　 ADD R3，R4，R5 ；　　　(R4) + (R5)-R3 写后写相关， 如果加法运算时间早于乘法运算时间，会出现写后写相关 5.8.4 pentium CPU 1.pentium的技术性能 　　pentium是Intel公司生产的超标量流水处理器，早期使用5V工作电压，后期使用3.3V工作电压。CPU的主频是片外主总线时钟频率(60MHz或66MHz)的倍频，有120，166，200MHz等多种。 　　CPU内部的主要寄存器宽度为32位，故认为它是一个32位微处理器。但它通向存储器的外部数据总线宽度为64位，每次总线操作可以同时传输8个字节。以主总线(存储器总线)时钟频率66MHz计算，64位数据总线可使CPU与主存的数据交换速率达到528MB/s。CPU支持多种类型的总线周期，其中一种称猝发模式，在此模式下，可在一个总线周期内读出或写入256位(32字节)的数据。 　　CPU外部地址总线宽度是36位，但一般使用32位宽，故物理地址空间为4096MB(4GB)。虚拟地址空间为64TB，分页模式除支持4KB页面外(与486相同)，还支持2MB和4MB页面。其中2MB页面的分页模式必须使用36位地址总线。　　  　　CPU内部分别设置指令cache和数据cache，外部还可接L2cache。CPU采用U，V两条指令流水线，能在一个时钟周期内发射两条简单的整数指令，也可发射一条浮点指令。操作控制器采用硬布线控制和微程序控制相结合的方式。大多数简单指令用硬布线控制实现，在一个时钟周期内执行完毕。对微程序实现的指令，也在2—3个时钟周期内执行完毕。 　　pentium具有非固定长度的指令格式，9种寻址方式，191条指令，但是在每个时钟周期又能执行两条指令。因此它具有CISC和RlSC两者的特性，不过具有的CISC特性更多一些，因此被看成为一个CISC结构的处理器。以CISC结构实现超标量流水线，并有BTB方式的转移预测能力，堪称为当代CISC机器的经典之作。 * 5.6　硬布线控制器 1.基本思想 　　硬布线控制器是早期设计计算机的一种方法。这种方法是把控制部件