EDA数字钟实验.docxVIP

课程考查试题纸课程名称：EDA技术考查内容：综合设计报告（随堂作业、论文、报告或其他）学院：计算机与信息工程学院任课教师： ****** 专业年级：********************教师评语总分阅卷教师……………………………………………………………………………………………………综合设计题目：结合实验室EDA实验箱，完成一个可以计时的数字时钟，其显示时间范围是00：00 ：00~23:59:59，且该时钟具有暂停计时和清零功能。要求设计报告中有原理分析，实验步骤，程序代码，遇到的问题及解决方法，课程总结。多功能数字钟一.实验目的：1. 回顾 Quartus II的使用步骤，强化对软件的熟练使用度。2. 学习综合实验的设计思路及步骤。3. 学习顶层模块的设计以及底层模块调用原理（即编程例化语句的使用）。4.进一步学习 Verilog HDL 语言的基本语法。5. 熟练掌握时钟显示的原理及对应代码的编写。6. 设计有特色的多功能可调的数字时钟。7. 学会查阅相关资料，解决实验调试过程中遇到的问题。二.实验环境：硬件环境：ALTERA公司开发板 Cyclone EP1C12Q240C8软件环境：Quartus II开发软件三.实验原理：该时钟项目共分为六大模块，大顶层模块（LAB_TOP）、分频模块（ClkDivider)、分秒计数模块（Cnt_74161_fm）、时位计数模块（Cnt_74161_ss）、显示模块（scan_led）、消抖模块（debounce）。其中，分秒计数模块通过调整74161计数模块实现，从而达到分秒的六十进制；分频模块由系统时钟clock调整得到多种频率的信号输入；时位计数模块也通过调整74161计数模块实现；显示模块与动态显示数码管实验类似，段选和片选以及时钟的输入由顶层模块调用和产生以实现每位时钟数字的显示；消抖模块与按键实验类似，通过对信号的三次取或运算判断按键是否是正常输入信号以实现外加按键的正常控制，从而防止抖动产生的非正常信号输入；大顶层模块用来调用和整合各个模块以实现对每个模块的复用、调整和连接从而完成时钟的所有功能。该数字钟还添加了Load模式以实现外加按键对数字显示的调整，实现了有特色的多功能可调的数字时钟。四.实验步骤：1. 打开Quartus II软件并建立工程设置好相应参数，并命名为clock.qpf。2. 建立相关的文本编辑文件（File- New -Verilog HDL File）具体过程如下：分频模块（ClkDivider)moduleClkDivider (input Clk_50,input Rst_n,outputregClk_div);parameterCntThreshold = 25000;reg [31:0] cnt;always @ (posedge Clk_50 or negedgeRst_n)beginif (~Rst_n)cnt= 32b0;else if (cnt == CntThreshold - 1)cnt= 32b0;elsecnt= cnt + 32d1;endalways @ (posedge Clk_50 or negedgeRst_n)beginif (~Rst_n)Clk_div= 1b0;else if (cnt == CntThreshold - 1)Clk_div= ~Clk_div;elseClk_div= Clk_div;endendmodule再将该Verilog HDL文件设置为顶层实体，进行编译，有错误则改正。分秒计数模块（Cnt_74161_fm）module Cnt_74161_fm(Q,Load_1,key_1,CLK,p, Clr,Stop);input Load_1,key_1,Stop, CLK, Clr;output reg [3:0] Q;output reg [3:0] p;parametermoshi = 9;assignTiaojie=(~Load_1)?(~key_1):CLK;always @(negedgeClr or posedgeTiaojie)if (~Clr) begin Q = 0; p = 0;endelse if (~Load_1) beginif(Q = moshi - 1)begin Q = Q + 1; p = 0;endelsebegin Q = 0; p = 1;endendelse if (~Stop)begin Q = Q; p = p;endelse if(Q =