Verilog 电子时钟 (分、秒).docxVIP

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Verilog 电子时钟 (分、秒)

module clock (clk,reset,seg,sel);input clk;input reset;output seg;output sel;//-----------------------------------------reg [23:0]Q; //1sreg clk_div_1;wire clk_1s; always @ (posedge clk or negedge reset) begin if (!reset) Q=24d0; else if (Q24d9999999) Q=Q+1b1; else Q=24d0; end always @ (posedge clk or negedge reset) begin if (!reset) clk_div_1=1b1; else if (Q == 24d9999999) clk_div_1=~clk_div_1; end assign clk_1s=clk_div_1;//----------------------------------------------reg [27:0]W; //10sreg clk_div_2;wire clk_10s; always @ (posedge clk or negedge reset) begin if (!reset) W=28d0; else if (W28 W=W+1b1; else W=28d0; end always @ (posedge clk or negedge reset) begin if (!reset) clk_div_2=1b1; else if (W == 28 clk_div_2=~clk_div_2; end assign clk_10s=clk_div_2;//-----------------------------------------------------reg [29:0]E; //60sreg clk_div_3;wire clk_60s; always @ (posedge clk or negedge reset) begin if (!reset) E=30d0; else if (E30d599999940) E=E+1b1; else E=30d0; end always @ (posedge clk or negedge reset) begin if (!reset) clk_div_3=1b1; else if (E == 30d599999940) clk_div_3=~clk_div_3; end assign clk_60s=clk_div_3; //------------------------------------------------------reg [33:0]R; //600sreg clk_div_4;wire clk_600s; always @ (posedge clk or negedge reset) begin if (!reset) R=34d0; else if (R34d5999999400) R=R+1b1; else R=34d0; end always @ (posedge clk or negedge reset) begin if (!reset) clk_div_4=1b1; else if (R == 24d5999999400) clk_div_4=~clk_div_4; end assign clk_600s=clk_div_4;//--------------------------------------------------------------reg [16:0]A;reg clk_div_r;wire clk_div; always @ (posedge clk or negedge reset)//freq_division 30*4=120 begin if (!reset) A=17d0; else if (A17d83334) A=A+1b1;/

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