用Verilog HDL语言设计频率计.docVIP

学生课程实验报告书 学生课程实验报告书 08 级 电子信息与通信工程 系 电子信息工程 专业 3 班 学号 0830010357 姓名 赖茹香 2010--2011学年 第二学期 实验项目： 用Verilog HDL语言设计频率计 实验相关原理 数字系统的层次化结构设计 组合逻辑电路和时序逻辑电路的设计都是属于功能部件的设计。功能部件设计建立在真值表、特性表、状态转换图或工作时序图的基础上，在输入变量较少的情况下，因为描述逻辑函数关系的各种表格和图表较简单，设计电路分析建模的工作也较简单，按照前面介绍的方法就可以完成电路的设计工作。然而在大型数字系统的设计中，前面介绍的设计方法在进行数字系统的设计时不适用，进行数字系统的设计需要引入层次化结构设计的思想。 层次化结构设计的思想是将设计的目标层层分解，对分解后的各层次电路分别进行设计，最后，再根据分解的规则将各层次电路综合起来组成数字系统。各层次模块组成系统的连接示意图如图5-1所示。 对于树型结构系统存在着“自顶向下（Top-down）”设计和“自底向上（Bottom-up）”设计两种不同的设计思想。 自顶向下的设计强调性能上的最优，而自底向上的设计强调的是设计上的经济性。实际的设计过程往往是这两种设计方法的综合，但在使用大规模集成电路，特别是使用可编程逻辑器件进行设计时，自顶向下的设计会有更多的优点。 随着电子设计自动化水平的提高，在进行复杂数字系统设计时，使用EDA仿真工具可以使整个设计过程变得简捷和方便，特别是对各层次电路工作时序图的分析更为快捷和准确，为设计更大规模的数字系统提供了直观准确的实验数据。 以两位十进制频率计的设计为例，介绍层次化设计的思想在EDA环境下的体现，所采用的EDA工具软件平台是Quartus II。 根据两位十进制数字频率计的逻辑功能可知，两位十进制数字频率计应由带锁存功能的十进制计数器电路、测频时序控制电路，显示译码器和频率计顶层电路四部分组成，两位十进制数字频率计的层次化结构示意图如图5-2所示。 利用EDA技术进行两位十进制数字频率计设计的步骤是：先分别设计底层的计数器电路模块，测频时序控制电路模块和显示译码器电路模块，再在频率计顶层电路中调入事先设计好的三个底层电路模块。 实验内容和步骤 计数器的电路的设计 1．为本设计项目建立文件夹 首先要建立一个文件夹，以便于存储设计项目。设本项工程的文件夹位于D:/myworks/plj文件夹中。 2．输入设计项目并存盘 在Quartus II软件上搭建计数器电路模块： （1）运行Quartus II，选择File→New命令，在Verilog HDL编辑窗口中，用Verilog HDL语言编写两个十进制计数器的程序： module sjzjsq (Q0,Q1,Q2,Q3,Q4,Q5,Q6,Q7,C,C1,CP,R,EP,ET); input CP,R,EP,ET; output Q0,Q1,Q2,Q3,Q4,Q5,Q6,Q7,C,C1; reg Q0,Q1,Q2,Q3,Q4,Q5,Q6,Q7; reg[3:0] QT1; always@(negedge CP) begin if(~R)QT1=4b0000; else if(EPET) if(QT14b1001)QT1=QT1+1; else QT1=4b0000; else QT1=QT1; end reg[7:4] QT2; always@(negedge Q3) begin if(~R)QT2=4b0000; else if(EPET) if(QT24b1001)QT2=QT2+1; else QT2=4b0000; else QT2=QT2; end always begin {Q3,Q2,Q1,Q0}=QT1; {Q7,Q6,Q5,Q4}=QT2; end and (C1,Q0,Q3); and (C,Q0,Q3,Q4,Q7); endmodule 输入编好的程序后将设计好的文件存到事先准备好的文件夹D:/myworks/plj下，文件名用sjzjsq，然后创建工程。 （2）创建工程 弹出的对话框中点击“Next”按钮，设计项目的名称及顶层文件的名称均设为sjzjsq。点击“Next”按钮后将弹出对话框。在该对话框中，将设计文件加入到工程中，单击Add按钮，将存好的Verilog HDL文件加入到设计工程中后。点击Next按钮后，将弹出目标芯片选择对话框。 （3）目标芯片的选择 Famil