Turbo译码器滑动窗的改进及其FPGA设计.pdfVIP

第 23卷 第 5期 电 力 学 报 Vo1．23 No．5 2008年 10月 JOURNAIOFElECTRICPOWER 0Ct． 2008 文章编号 ：2008)05—0394一o4 Turbo译码器滑动窗的改进及其FPGA设计 詹书荣，黄春晖 (福州大学 物信学院，福州 350002) 摘 要 ：针 对 Turbo译 码 算法 的硬件 实现进 行 了研 究 ，在 综合 分析 目前 Turbo译码 器硬 件 实 现优缺 点的基 础 上 ，提 出了一种 基 于 FPGA 的滑 动 窗硬 件 实现 算 法新 结 构 ，对 存储 、时延 、硬件 消 耗等 细节做 了一 系列优 化 ，并在 Xilinx的 XC3S1500FPGA 上 实现 。仿真 结果表 明 ，该 算 法结构在 降低 时延 、保 证 *-5性 能 的基 础 上 减 少 了硬 件 消耗 。 关 键词 ：Turbo码 ；滑动 窗 ；MAX—I0G—MAP；译码算 法 中图分类 号 ：TN9ll 文献标识 码 ：A Turbo码 自 1993年 由BERR0U 等人在 ICC 输入的先验信息，2个译码器如此不断循环迭代译 国际会议上提出，由于其充分利用 Shannon信道编 码 。在最后一次译码中译码器 2输出信息序列的对 码 定理 的随机化编码条件，因此获得几乎接近 数似然 比值LLR经硬判决后作为译码结果输出 。 Shannon理论极 限的译码性能[，这使得其在各种 通信系统中有着很大的应用前景。第三代移动通信 系统的多种方案 ，都将 Turbo码作为信道编码的方 案之一，但是，Turbo码存在着译码复杂度大、译码 时延长的问题 ，这使得其实现和应用都受到了一定 的局限，近年来提出的滑动窗算法给出了一个 良好 图 1 Turbo码编码结构图 的折衷 。文中给出了一种改进了的Turbo码滑动窗 分量译码器实现方案，结合 FPGA 硬件 的特点 ，采 用优化了的译码时序算法 ，充分利用 FPGA 并行计 算的能力 ，在减少了译码延时的前提下大大减少 了 硬件开销，具有较高的实用价值。 圈 2 Turbo码 详码 结构 图 1 编译码器原理 1．2 MAX—LOG—MAP译码算法 1．1 Turbo译码器译码流程 Turbo码 问世后 ，编译码工作者们提 出了许多 C．BERROU等人最初提出的Turbo码采用的 种译码方法 ，其 中MAP算法具有最优的性能，但其 是并行级联总卷积码的结构，即PCCC，本文的研究 大量的对数乘法运算不适于硬件实现 ，人们对 MAP 工作基于该结构开展 。它由2个循环系统卷积码编 算法进行对数域映射后再做了些工程上的近似口]， 码器 (RSC)通过 1个交织器并联而成，图 1所示 即 得出了MAX—LOG—MAP算法。无论何种软人软出 为其编码结构 图，其中的分量编码器可根据关联长 算法，目标都是利用系统信息和校验信息计算度量 度需要 自行选择设计 ，本算法中选择 RSC(7，5)码 概率不断更新状态度量信息，最后选取每个时刻度 作为子码，l／2码率。Turbo码译码则采用软输入软 量 (概率)最大的码字作为结果输 出。其对数域上近 输出的迭代译码算法，其译码结构如图2所示。每个 似的分支量度、前 向递推度量和后向递推度量可分 译码器输 出的非本征信息值 Le作为下一个译码器 别表示为 j： 收稿 日期 ：200807—05 基金项 目：福建省 自然科学基金