第五篇-中央处理器.ppt

具有屏蔽功能的排队器 如果排队器集中设在CPU内，加上屏蔽条件，就可组成具有屏蔽功能的排队器。显然，对应于每一个中断请求触发器就有一个屏蔽触发器，将所有屏蔽触发器组合在一起，，便构成一个屏蔽寄存器，屏蔽寄存器的内容称为屏蔽字。屏蔽字的与中断源优先级别是一一对应的。 * 中断优先级与屏蔽字的关系：表中对应16个中断源的屏蔽字，每个屏蔽字由左向右排序为1、2、3…共16位。每个屏蔽字对应的中断源是不同的，如1级中断源的屏蔽字是16个；2级中断源的屏蔽字是从第2位开始共15个等。 第5章习题 1. 在CPU基本模型中，主要有哪些寄存器？ 2. 区别如下两组概念 ⑴ 指令周期、CPU周期、时钟周期 ⑵ 微命令、微指令、指令 3. 什么是计算机体系结构中的并行性，它包括哪两种含义？有哪些提高并行性的基本技术方法？ 4. 什么是指令流水线技术，它有什么特点？主要有哪些问题影响流水线效率？ 5. SIMD，MMX和SSE各表示什么含义？ 6. 说明CPI和MIPS的含义，给出它们的计算公式。 第5章教学要求-1 熟悉CPU的基本模型和主要寄存器的作用 理解指令周期、CPU周期（机器周期、总线周期）和时钟周期（T周期）的概念和区别 了解CLA、ADD、STA和JMP指令在CPU基本模型的执行过程 理解微程序控制器和硬布线控制器的实现特点，了解微命令、微操作、微指令和微程序的概念 熟悉并行性的概念和提高并行性的技术途径 掌握指令流水线的思想，理解流水CPU的时空图 掌握资源相关、数据相关和控制相关的概念 习题与思考 习题与思考 习题与思考 习题与思考 习题与思考 习题与思考 定点运算器组成框图 浮点运算器组成框图 * School of Information Science and Technology 软件学院·计算机组织与结构 * 第5章 中央处理器 * 多发射流水线 0 1 2 3 4 5 6 7 T 正常流水线 超标量流水线 0 1 2 3 4 5 6 T 0 1 2 3 4 5 6 T 超长指令字流水线 3个操作 0 1 2 3 4 5 6 7 T 超级流水线 80486的整数指令流水线 5级指令流水线，每级1个时钟周期 ? PF??指令预取（prefetch） ? D1??指令译码1（decode stage 1） 对所有操作码和寻址方式信息进行译码 ? D2??指令译码2（decode stage 2） 将操作码扩展为ALU的控制信号，存储器地址计算 ?EX??指令执行（execute） 完成ALU操作和Cache存取 ?WB??回写（write back） 更新在EX步骤得到的寄存器数据和状态标志 Pentium的超标量流水线 类似80486的5级流水线，后3级可以在两个流水线同时进行 指令预取PF和指令译码D1步骤可以并行取出、译码2条简单指令，然后分别发向U和V流水线 在满足指令配对的条件下，Pentium可以每个时钟周期执行完2条指令 V流水线 U流水线 地址生成D2 地址生成D2 指令预取PF 指令译码D1 执行EX 执行EX 回写WB 回写WB Pentium的超标量结构 转移指令地址 寄 存 器 V流水线 ALU U流水线 ALU 移位器 指令译码和配对 控制单元 分支目标 缓冲器 V流水线 存储地址产生器 U流水线 存储地址产生器 队列B 队列A 指令Cache 指令预取电路 分支目标地址 产生分支地址 Pentium III的动态执行结构 取指 取数 顺序发送前端 (取指与译码单元) 读取指令 译码指令为微代码 处理指令分支 乱序执行核心 (分派与执行单元) 调度和执行微代码 包含5个执行端口 顺序退出单元 (退出单元) 顺序退出指令 写入寄存器和存储器结果 L1指令Cache L1数据Cache 存数 总线接口单元 L2 Cache 系统总线 重排序缓冲区ROB (指令池) 等待执行的微代码缓冲区 5.9 RISC CPU RISC的三个要素 (1)一个有限的简单的指令集 (2)CPU配备大量的通用寄存器 (3)强调对指令流水线的优化 5.9.1 RISC机器的特点 ⑴ 等长指令，典型长度是4个字节(32位） ⑵ 寻址方式少且简单，一般为2～3种 ⑶ 只有取数指令和存数指令访问存储器 ⑷ 指令数目一般少于100种，指令格式一般少于4种 ⑸ 指令功能简单，控制器多采用硬布线方式 ⑹ 指令的执行时间为一个处理时钟周期 ⑺ 整数寄存器的个数不少于32个 ⑻ 强调通用寄存器资源的优化使用 ⑼ 支持指令流水并强调指令流水的优化使用 ⑽ RlSC技术的编译程序复杂 RISC与CISC的主要特征对比 比较内容 CISC RISC 指令系统 复杂，庞大