《数字集成电路设计》[课件-第五章5.5].PPTVIP

5.15 确定反相器链尺寸 a. 为通过一最小尺寸反相器（Ci=10fF）驱动一大电容（CL=20pF），引入两级缓冲器，如图5.12所示。设最小尺寸反相器传输延时为70ps，且逻辑门的输入电容与其尺寸成正比。确定两级缓冲器的尺寸及反相器链最小延时。 b. 如可以加入任意多级反相器使延时最小，应加入几级？具体延时数值为多少（考虑自载效应）？ c. 解释方案a和方案b的优缺点 6. 考虑如下图所示NMOS反相器，假设所有NMOS器件的体端均接地，输入IN电压摆幅2.5V。 建立方程，计算节点x电压。（设γ=0.5） M2处于何种工作状态？ （设γ=0） 当IN=0时，OUT输出电压是多少？（设γ=0） 设γ=0，λ=0。推导反相器阈值电压VM的表达式。 注：M1，M2，M3的宽长比分别为（W/L）1， （W/L）2，（W/L）3。 在下列条件下，阈值电压是多少？ 5.5 功耗 能量 Where Does Power Go in CMOS? 动态功耗：电容充放电 短路电流：开关过程中电源-地线路径 漏电流： 二极管和晶体管结构 5.5.1 动态功耗 从电源取得的能量（假设输入波形上升/下降时间为零） Vin Vout C L Vdd 1. 电容引起的功耗 iVDD 电源提供的能量只有一半存放在CL上，其它消耗在PMOS! 但无论充、放电，均与晶体管尺寸无关！ Power = Energy/transition * f = C L * V dd 2 * f0-1 需降低C L , V dd , 和 f 以降低能耗. 与晶体管尺寸无关! 考虑器件的开关频率 A. 开关活性与能耗 CMOS门在N个时钟周期内的能耗EN n(N) ：N个时钟周期内0-1的反转次数 平均动态功耗 fclk：输入发生变化事件的最大速率 ：时钟变化事件在该门中引起0-1变化事件的概率 Example: Power Consumption CMOS chip 0.25um 工艺 时钟频率is 500MHz 每个门的负载 15fF/gate 当 fout=4 ， VDD=2.5V 时 p=50uw/gate 1000000门, 每个上升沿发生反转 总能耗 50W!! Example 5.11 5.12 B. 改变晶体管尺寸降低能耗 降低VDD 可以降低功耗，如当VDD由2.5V降至1.25V, 能耗可从 5W降低至1.25W. 但当VDD 接近2VT, 性能会快速下降! 当电源电压的下限取决于外部限制或者当减小电源电压引起的性能降低不能被接受时，减少功耗的唯一方法就是减少等效电容： 实际电容和翻转活动性 减少翻转活动性只能在逻辑和结构的抽象层次上实现。由于在一个组合逻辑电路中大部分的电容是晶体管电容（栅电容和扩散电容），因此在低功耗设计时保持这部分最小是有意义的。 当负载电容由外部电容占主导地位时—可放大晶体管尺寸 目标: 使整个电路能耗降至最小并保持最低性能 确定参数: f (size coefficient) ，VDD tp ? tpref (f=1,VDD =Vref反相器的延时） (式5.21) 晶体管尺寸放大 …(1) 1式建立了尺寸系数 f 与电源电压VDD之间的关系 性能约束：尺寸放大电路的传播延时应当等于（或小于）参考电路（f=1，g=1，Vdd=Vref ）的延时。 Transistor Sizing F=1 2 5 10 20 VDD=f(f) 对总等效扇出F的不同值所要求的电源电压与尺寸系数f的关系 对于不同F时的关系。这些曲线都有一个明显的最小值。 由最小尺寸起增加反相器的尺寸最初会使性能提高，因此允许降低VDD 这在达到最优尺寸系数 前一直都是有效的 进一步加大器件尺寸只会增加自载系数而降低性能 尺寸放大电路的能量E与f之间的关系 单次翻转消耗的能量 …(2) E/Eref=f(f) 放大尺寸后电路的能量与f的 关系(Vref=2.5V VTE=0.5V) F=20 改变器件尺寸并降低电源电压是减小一个逻辑电路能耗的非常有效的方法。对于具有较大等效扇出的电路，可达到几乎10倍的能量降低。但对F=1不适用 在最优值之外过多加大晶体管的尺寸会付出较大的能量代价 考虑能量时的最优尺寸系数f小于考虑性能时的最优尺寸系数 fopt(energy)fopt(performance) 特别是对较大的F 例如，当F=20时 fopt(energy)=3.53 fopt(performa