九十二学年度大学院校积体电路设计竞赛-混合信号电路实验室-交通.doc

九十二學年度大學院校積體電路設計競賽九十二學年度大學院校積體電路設計競賽 目錄 競賽事宜 賽程表 參賽要點 參賽須知 試場規則1 參賽隊伍 住宿交通 交通路線 火車路線3 自行開車3 住宿資訊 住宿須知3 飯店交通及地圖3 附錄 一、攜帶筆記型電腦參賽規則3二、交大地圖三、二路公車時刻表4四、停車須知4壹、競賽事宜 賽程表 參賽要點 參賽須知 試場規則 參賽隊伍 賽程表 時間 地點 組別 五月五日（三） 浩然圖書資訊中心 國際會議廳 不分組—標準單元設計 五月六日（四） 浩然圖書資訊中心 國際會議廳 研究所組—全客戶式設計 大學組—佈局設計 五月七日（五） 浩然圖書資訊中心 大學組—全客戶式設計 不分組—類比電路設計 五月七日（五） 資訊館電腦教室 不分組—Altera FPGA設計 不分組—Xilinx FPGA設計 說明： 比賽當天八點請攜帶學生證辦理報到。 比賽時間為早上八點半至晚上八點半，五月五日（三）舉行開幕典禮，比賽時間延至八點四十五分開始。 比賽地點除FPGA兩組於資訊館電腦教室進行外，其餘皆在浩然圖書資訊中心國際會議廳。 二、競賽要點 一、目的：鼓勵大學校院學生從事積體電路設計，培養實際設計能力，以增進學生學習興趣，提升我國積體電路設計水準及落實教育部之「超大型積體電路與系統設計」教育改進計畫多年來推動之成果。 比賽組別及類別： 【國內正式競賽】 組別 競賽類別 大學組 全客戶式(Full-custom)設計 佈局(Layout)設計 研究所組 全客戶式(Full-custom)設計 研究所／大學組 標準單元式(Cell-based) 設計 類比電路(Analog circuit)設計 FPGA 研究所/大學組 Altera FPGA設計類 Xilinx FPGA設計類 【國際觀摩賽】 組別 競賽類別 研究所組 Full custom analog circuit design Full custom digital circuit design 1. 全客戶式設計：指定題目，設計規格，參賽者須在時限內完成電晶體階層之電路設計、佈局，並通過 SPICE、DRC、 ERC 、LVS 、Post-simulation 之驗證。 2. 標準單元式設計：指定題目、設計規格、Verilog與VHDL　Test Bench ，參賽者在時限內完成符合規格之晶片設計，所需之工作包括： □ Logic Design (RTL Design, Logic Synthesis, Gate-Level Design) □ Gate-Level Simulation □ Physical Design (Floor Plan, Place and Route) □ DRC, ERC, LVS 類比電路設計：出題範圍為Amplifier、Voltage/Current Reference、Voltage Control Oscillator及其應用。參賽者須在時限內完成電路設計、佈局，並通過SPICE、DRC、 ERC 、LVS、Post Simulation之驗證。 佈局設計：指定電路(Netlist 或Schematic含電晶體尺寸)參賽者需在時限內完成符合規定大小之內的佈局，通過DRC，ERC， LVS之驗證，並執行提供之SPICE Test Bench做功率與時序之規格報告。 Altera FPGA設計：指定題目、設計規格、Verilog與VHDL　Test Bench ，參賽者在時限內完成符合規格之FPGA設計，所屬之工作包括：□ Logic Design (RTL Design, Logic Synthesis)□ FPGA Timing Simulation (Timing Constraints and Analysis)□ FPGA Implementation (FPGA Floor Plan, Place and Route, Configuration, IO Design) Xilinx FPGA設計：指定題目、設計規格、Verilog與VHDL　Test Bench ，參賽者在時限內完成符合規格之FPGA設計，所屬之工作包括：□ Logic Design (RTL Design, Logic Synthesis)□ FPGA Timing Simulation (Timing Constraints and Analysis)□ FPGA Implementation (FPGA Floor Plan, Place and Route, Configuration, IO Design) 三、報名資格： 1. 大學校院學生對積體電路設計有興