利用FPGA设计PCI桥的系统方案.doc

Security: [ PUBLIC ] Site Sbell SRD Originators 利用FPGA设计PCI桥的系统方案 Domain : Division : Rubric : Type : Distribution Codes Internal: External: ABSTRACT Approvals Name App. Name App. REVIEW HISTORY REFERENCE 简介 PCI是高宽带总线，32位的同步总线提供132Mbps的数据吞吐量，总线也可扩展到64位宽，使吞吐量增倍。在ATM的ET板上，APC负责ATM的接口控制，当它与PCI总线进行数据传输时，需要一个PCI桥实现PCI总线和APC之间的连接，见图1。 图1 APC和PCI总线连接示意图 PCI桥的功能要求： PCI接口符合PCI2.1规范； LOCAL侧运行于异步方式； LOCAL侧总线支持4位地址、32位数据非复用； CPU可以通过PCI总线对APC进行寄存器配置； APC可以通过PCI桥进行DMA的数据捕获和插入操作； PCI桥能够完成APC中断或内部中断请求的上传，其中APC中断从APC到PCI总线，内部中断包括PCI Master终止、PCI Master 接收到Target 终止、DMA传输结束而引起的中断； 在LOCAL侧PCI桥具有USERI和USERO引脚，可以用于一般的测试或应用输入、输出。 PCI CORE及FPGA芯片 2.1 PCI规范 PCI总线接口设计与ISA、EISA总线接口设计有较大差别，必须严格遵守PCI总线规范、电气规范，一般的集成电路（IC）不宜做PCI接口电路。 PCI总线是一个CMOS总线，在传输信号消失后，静态电流非常小，实际上，直流驱动电流主要消耗在上拉电阻上。PCI规范对IC的要求： 引脚有上拉电阻以防止震荡或在输入缓冲器上的功率消耗； 专用输入和I/O引脚具有钳位功能； PCI要求输入电容小于10pf，时钟和I/O引脚小于12pF； PCI标准对器件有严格的时间要求，最短CLK信号建立时间7ns，最大CLK输出信号时间11ns； 除了要求兼容PCI电气规范外，FPGA也必须满足时序特性。对于最大频率33MHz的PCI器件，PCI时钟可以是0~33MHz之间任何频率，因此最小PCI周期为30ns。在这30ns中，规范允许10ns的波形传输，另外也允许2ns的从PCI器件到PCI器件的时钟歪率，即已有40%的时钟周期用于信号和时钟分配。 图2说明33MHz时序，剩余18ns分为时钟到信号输出有效时间和信号建立时间两部分。Tckq 表示时钟到信号输出有效时间，时钟沿后最大11nsFPGA输出引脚必须数据有效。TSU 表示7ns的信号建立时间，在时钟沿前7ns数据必须出现。另外，还有PCI器件的保持时间，th ，可以为0ns（图2未加说明）。如何处理这些时序将影响应用设计，每个特性要求将会限制逻辑和物理上的实现和其结构。 图2 33MHz时序特性 2.2 Xilinx FPGA芯片 Xilinx的Spartan-II系列器件具有PCI兼容特性，达到PCI总线的规范要求。该系列容量最大15万门、200MHz特性，其容量、性能、价格在许多情况下和掩膜ASIC相似。 Spartan-II系列FPGA主要由五部分组成，见图3： IOB（Input/Output Block）：提供封装引脚和内部逻辑之间的接口，支持许多信号标准，如：PCI、AGP、LVTTL、HSTL等，芯片引脚有可选的上拉或下拉电阻； CLB（Configurable Logic Block）：组成逻辑的功能单元。CLB由逻辑单元（LC）组成，每个LC包括一个4输入函数生成器（function generator）、进位位（carry bit）和一个存储单元（storage element）组成。每个CLB由4个LC组成，分为两个一样的部分（slice）。另外，CLB还包含用于构成5输入或6输入函数生成器的逻辑，所以当估算一个器件系统门数时每个CLB包含4.5个LC； 专用BlockRAM：提供大的RAM模块。BlockRAM按列放置，沿垂直边每侧各有一列，共两列。一个BlockRAM有4个CLB高，所以对于一个有8个CLB高的器件，每列2个BlockRAM，两列共有4个BlockRAM。一个BlockRAM有4Kbits，可以用于生成双端口异步FIFO，以便高