组合电路的VHDL描述.ppt

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2017-07-08 发布于湖北
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组合电路的VHDL描述

组合电路的VHDL描述 1 组合逻辑电路的VHDL描述 [例3.8.1]3线-8线译码器的VHDL描述 Library ieee; Use ieee.std_logic_1164.all; Entity decoder38 is port (a:in std_logic_vector(2 downto 0); y:out std_logic_vector(7downto o)); End decoder38; Architecture one of decoder38 is begin process(a) begin case a is when“000”=y=; when“001”=y=; when“010”=y=; when“011”=y=; when“100”=y=; when“101”=y=; when“110”=y=; when“111”=y=; when others=null; end case; end process; end one; [例3.8.2]8线-3线优先编码器的VHDL描述 Library ieee; Use ieee.std_logic_1164.all; Entity encoder83 is port (d:in std_logic_vector(7 downto 0); encode:out std_logic_vector(2 downto o)); End encoder83; Architecture one of encoder83 is begin Encode=“111” when d(7)= ‘1’ else “110” when d(6)= ‘1’ else “101” when d(5)= ‘1’ else “100” when d(4)= ‘1’ else “011” when d(3)= ‘1’ else “010” when d(2)= ‘1’ else “001” when d(1)= ‘1’ else “000” when d(0)= ‘1’; end one; [例3.8.3]4选一数据选择器的VHDL描述 Library ieee; Use ieee.std_logic_1164.all; Entity mux41 is port (a,b,c,d:in std_logic; s:in std_logic_vector(1 downto o) z:out std_logic); End mux41; Architecture one of mux41is begin process(s,a,b,c,d) begin case a is when“00”=z=a; when“01”=z=b; when“10”=z=c; when“11”=z=d; when others=z=‘x’; end case; end process; end one;