微机原理存储器和高速缓存技术.pptVIP

优点： 主存的区块映像到CACHE任意一行，非常灵活 缺点： （1）在CACHE中寻找数据是比较过程较慢 （2）如果CACHE中有128个区块地址， 则存放区块地址的位数：22×128＝2816 存放数据占用的位数：32×128＝4096 直接映像Cache的例子 主存16MB； 主存中容纳区块数：4M Cache为64KB，每个区块4B； Cache中可容纳区块：16K 按64KBCache的容量，主存可以有64KB空间个数：256个 称为Cache子系统 主存地址：标记（区号 8位）+索引（区内块号14位）+块内字节地址（2位） 优点： 确定所需要数据是否在Cache时，只需一次地址比较 缺点： 假定CPU频繁交替访问主存54FFF5H和01FFF6H单元。 组相联Cache的例子 主存16MB； 主存中容纳区块数：4M Cache为64KB，分2片，每片32K; 片内分区块，每个区块4B，每片8K个块； 不同片内各取对应的1块，构成1组，每组8个字节； Cache中可容纳组数：8K 16MB的主存 ，按CACHE的片划分成512个区 主存地址：标记（区号 9位）+索引（区内块号13位）+块内字节地址（2位） 优点： 命中率比直接映像方式稍高 缺点： 标记占用较多的SRAM，CACHE控制器较复杂 4.3.3 Cache的数据更新方法 两类一致性问题： 1.数据丢失问题 解决方法： ① 通写式(write through) （直写） ② 缓冲通写式(buffered write through) 设置写缓冲 ③ 回写式(write back) 2.数据过时问题（有输入输出） 解决方法： ① 总线监视法 ② 硬件监视法 （多CACHE） ③ 局部禁止高速缓存法 ④ Cache清除法 * 存储容量 全译码法 所有高位地址通过译码器构成片选信号 ? 能有效利用地址空间，适用于组合容量较大的存储器 ? 存储单元地址唯一，不会有地址重叠问题 ? 需要使用译码器芯片：74LS139、74LS138、74LS154 部分译码法 高位地址中的若干位通过译码器构成片选信号 ? 存在地址重叠问题 ? 使用不同的高位地址产生片选信号，会产生不同的地址空间 ? 简化译码电路 ? 组织得当，能够保证地址连续 组合译码法 部分译码法和线选法结合产生片选信号。将高位地址线分为两组， 一部分片选信号用较高的一组地址通过线选法产生 一部分片选信号用另外一组地址通过部分译码法产生 ? 存在地址重叠问题 ? 存在地址不连续问题 工作原理 优点 缺点 适用场合 线选法 直接将高位地址线作为片选信号，每条地址线选一个芯片 结构简单,不需要译码电路 地址不连续 地址重叠 容量较小，适用存储芯片较少的存储器中 全译码法 所有高位地址通过译码器构成片选信号 1 提供对全部存储空间的寻址能力 2 存储单元地址唯一 3 选择得当的话，地址连续 需要使用译码器芯片 容量较大的存储器 部分译码法 只将高位地址中的若干位通过译码器构成片选信号 1 组织得当，能够保证地址连续 2 简化译码电路 1 地址重叠 2 使用不同的高位地址产生片选信号，会产生不同的地址空间 存储空间较大但又不是足够大的存储器 组合译码法 部分译码法和线选法结合产生片选信号 地址不连续 地址重叠 4.2.2 存储器芯片片选信号的构成方法 ： 4.2.3 SRAM的使用举例 下图中4个4Kb×8的芯片构成16KB的SRAM子系统，这个子系统分为两部分： 4Kb×8的存储模块 总线驱动器和外围电路 两点说明： 关于片选信号CE#和数据线 关于写信号WE# Intel 2164 DRAM 芯片采用16引脚封装，其容量为64K×1位 芯片主要引脚有： 地址线：8根（A7～A0） 写(或读)允许信号：WE 数据输入线：1根（DIN） 行地址选通信号：RAS 数据输出线：1根（DOUT） 列地址选通信号：CAS A7 DOUT DIN A6 A5 A4 A3 A2 A1 A0 Intel 2164 WE RAS CAS Intel 2164 逻辑符号 64K×1位 扩展成 64K×8位 3. DRAM和DRAM控制器的使用举例 AL0~AL7 地址 锁存 AH0~AH7 多 路 转 换 器 地址 锁存 再生 计数器 多 路 转 换 器 列地址 行 地 址 OUT0~OUT7 DRAM控制器8203是一种为80X86 CPU 系统