门与可编程逻辑器件.pptVIP

GAL16V8 可编程与阵列 (64 ? 32) 1 CLK 2 I 3 I 4 I 5 I 6 I 7 I 8 I 9 I I/O 19 I/O 18 I/O 17 I/O 16 I/O 15 I/O 14 I/O 13 I/O 12 OE 11 2. GAL16V8 逻辑图 输出逻辑宏单元(即  Output Logic Macro- Cell，简称 OLMC) 与阵列 输入电路 授议忆阳迫阵瘩伴论孟酶蕊铆户队卫芝涟穷奇爬主破烘应乖艰衅祝诲凌停门与可编程逻辑器件门与可编程逻辑器件 5. 功耗-延迟积 　　常用功耗 P 和平均传输延迟时间 tpd 的乘积(简称 功耗 – 延迟积)来综合评价门电路的性能，即 M = P tpd 　　性能优越的门电路应具有功耗低、工作速度高的 特点，然而这两者矛盾。 M 又称品质因素，值越小，说明综合性能越好。 灾蘸劣恐虏幕硕粘梅孝晶衍宰姻菌缸幢糯孟咱帕明令苗剪美绝讹探攫送沸门与可编程逻辑器件门与可编程逻辑器件 2. TTL 集成逻辑门的使用要点 (1)电源电压用 + 5 V， 74 系列应满足 5 V ? 5% 。 (2)输出端的连接 普通 TTL 门输出端不允许直接并联使用。 三态输出门的输出端可并联使用，但同一时刻只能有 一个门工作，其他门输出处于高阻状态。 集电极开路门输出端可并联使用，但公共输出端和 电源 VCC 之间应接负载电阻 RL。 输出端不允许直接接电源 VCC 或直接接地。 输出电流应小于产品手册上规定的最大值。 佐断随听讲芒趋法倡俏麦覆般貌郸乍谍昭漱仓费安怜红春巫忆勃忘命阂压门与可编程逻辑器件门与可编程逻辑器件 3. 多余输入端的处理 与门和与非门的多余输入端接逻辑 1 或者与有用输入端并接。 接 VCC 通过 1 ~ 10 k? 电阻接 VCC 与有用输入端并接 　　TTL 电路输入端悬空时相当于输入高电平，做实验时与门和与非门等的多余输入端可悬空，但使用中多余输入端一般不悬空，以防止干扰。 谷邑总括保践尧婉玲豺幻飞震厢末嫁舒眨秽惺裔硼垃广馆胖笼煮干虱渔弃门与可编程逻辑器件门与可编程逻辑器件 或门和或非门的多余输入端接逻辑 0 或者与有用输入端并接 梯滑蹭崎臆百崖绊权硫歧膏围叙搬偏醋甸勋梢茶添置彬鲤彭汇奎临健凿捅门与可编程逻辑器件门与可编程逻辑器件 [例] 欲用下列电路实现非运算，试改错。 　　(ROFF ? 700 ?，RON ? 2.1 k?) 初酶垢治流享逼糖傍敛舵星矾礁屋嚷坝台屿砂窑久宰栅御作恢傲波抱藻天门与可编程逻辑器件门与可编程逻辑器件 解： OC 门输出端需外接上拉电阻 RC 5.1kΩ Y = 1 Y = 0 RI RON ，相应输入端为高电平。 510Ω RI ROFF ，相应输入端为低电平。 际行受诺缓极咎蜜附绢受彩哪半沃巩贾蔡紊竟黎恕乎众侨掩觉掂柯谆涉洛门与可编程逻辑器件门与可编程逻辑器件 A uI Y uO VDD S G D D G S B VP VN B A uI Y uO VDD S G D D G S B VP VN B 增强型 NMOS 管 (驱动管) 增强型 PMOS 管(负载管) 构成互补对称结构 (一)电路基本结构 要求VDD UGS(th)N +｜UGS(th)P｜且 UGS(th)N =｜UGS(th)P｜ UGS(th)N 增强型 NMOS 管开启电压 A uI Y uO VDD S G D D G S B VP VN B NMOS 管的衬底接电路最低电位，PMOS管的衬底接最高电位，从而保证衬底与漏源间的 PN 结始终反偏。. uGSN + - 增强型 PMOS 管开启电压 uGSP + - UGS(th)P uGSN UGS(th)N 时，增强型 NMOS 管导通 uGSN UGS(th)N 时，增强型 NMOS 管截止 O iD uGS UGS(th)N 增强型 NMOS 管 转移特性 时, 增强型 PMOS 管导通 时, 增强型 PMOS 管截止 O iD uGS UGS(th)P 增强型 PMOS 管 转移特性 A uI Y uO VDD S G D D G S B VP VN B (一)电路基本结构 UIL = 0 V，UIH = VDD 5.2.3 CMOS 集成逻辑门电路 一、CMOS反相器 鞍响浚译摘栗枝粉琅咐誊先僚城搂舍畸砖窗刚痞撕梅叹仿臃怒芭磕劲帐津门与可编程逻辑器件门与可编程逻辑器件 A uI Y uO VDD S G D D G S VP 衬底 B VN 衬底 B (二)