如何设计并调试锁相环VCO(PLL)PLLPFD.PDFVIP

如何设计并调试锁相环 VCO 进行仿真。若要求高仿真精度，则花在编辑VCO 和基准 电压源库文件上的时间将会是值得的。 (PLL)电路 PLL 使用与放大器类似的负反馈控制系统，因此环路带宽和相 位裕量的概念此处依然适用。通常，环路带宽应设为 PFD 频 作者：Ray Sun 率的十分之一以下，且相位裕量的安全范围为 45°至 60°。此 简介 外，应当进行针对真实电路板的仿真和原型制作，以便确认电 路符合 PCB 布局对寄生元件、电阻容差和环路滤波器电容的 设计并调试锁相环(PLL) 电路可能会很复杂，除非工程师深入 规格要求。 了解PLL 理论以及逻辑开发过程。本文介绍PLL 设计的简易 方法，并提供有效、符合逻辑的方法调试PLL 问题。 有些情况下，暂时没有合适的电阻和电容值，因此工程师必须 确定是否能使用其他值。在 ADIsimPLL 的 “工具”菜单中隐 仿真 藏了一项小功能，称为“BUILT” 。该功能可将电阻和电容值转 如果不在特定条件下进行仿真，则估计一个 PLL 电路的规格 换为最接近的标准工程值，允许设计人员返回仿真界面，验证 将会是十分困难的。因此，进行 PLL 设计的第一步应当是仿 相位裕量和环路带宽的新数值。 真。我们建议工程师使用 ADIsimPLL 软件运行基于系统要求 寄存器 的仿真，包括参考频率、步进频率、相位噪声 （抖动）和频率 杂散限制。 ADI PLL 提供很多用户可配置选项，具有灵活的设计环境，但 也会产生如何确定存储在每个寄存器中数值的难题。一种方便 许多工程师面对如何选择参考频率会感到无所适从，但其实参 的解决方案是使用评估软件设置寄存器值，甚至 PCB 未连接 考频率和输出频率步进之间的关系是很简单的。采用整数N 分 仿真器时也能这么做。然后，设置文件可保存为.stp 文件，或 频PLL ，则输出频率步进等于鉴频鉴相器(PFD)输入端的频率， 下载至评估板中。图 1 显示ADIsimPLL 仿真结果，提供诸如 该频率等于参考分频器 R 分频后的参考频率。采用小数 N 分 VCO 内核电流等参数的建议寄存器值。 频PLL ，则输出频率步进等于PFD 输入频率除以MOD 值，因 此，您可以使用较高的参考频率，获得较小的频率步进。决定 使用整数N 分频或是小数N 分频时，可牺牲相位噪声性能换 取频率步进，即：较低的 PFD 频率具有更好的输出频率分辨 率，但相位噪声性能下降。 例如，表1显示若要求具有固定频率输出以及极大的频率步进， 则应首选整数N 分频PLL （如ADF4106 ），因为它具有更佳 的总带内相位噪声。相反，若要求具有较小的频率步进，则应 首选小数N 分频PLL （如ADF4153 ）,因为它的总噪声性能优 于整数N 分频PLL 。相位噪声是一个基本的PLL 规格，但数 据手册无法针对所有可能的应用指定性能参数。因此，先仿真， 然后进行实际硬件的测试就变得极为关键。 表1. 相位噪声确定PLL 的选择 固定频率应用 GSM1800 应用 RF = 1.8 GHz ， RF = 1.8 GHz ， f osc