JFET输入双运算放大器集成电路芯片版图设计.docVIP

JFET输入双运算放大器集成电路芯片的版图设计 　　摘要：介绍了基于4μm双极对通隔离兼容JFET工艺的双运算放大器集成电路芯片的版图设计。版图设计的主出发点是高精度、高速和高可靠性三方面。版图中各模块采用对称设计，关键元件的匹配采用了共质心对称设计。芯片测试结果表明，JFET输入双运算放大器的输入偏置电流和失调电流均达到了200pA以下，电路的转换速率达到了10V/μs，增益带宽积4.5MHz，很好的实现了预定电路功能。芯片成品率达90% 关键词：JFET；运算放大器；版图设计；可靠性 0 引言 该JFET输入运算放大器主要用在高速积分器、快速D/A转换器、采样-保持等电路中，其关键技术指标是高精度、高速和高可靠。作为集成电路设计流程中最重要的一个环节，芯片版图的设计将是提高电路精度、成品率和可靠性的关键因素 1 芯片功能及原理图 本文设计的JFET输入双运算放大器输入偏置电流最大200pA，失调电流最大50pA，失调电压最大2mV，共模抑制比最小85dB，电源抑制比最小85dB，电压增益最小90dB，转换速率最小10V/μs，增益带宽积最小4.5MHz。电路由失调调零电路、输入ESD保护电路、偏置电路、差分输入电路、电压放大电路、输出扩流电路、保护电路组成。电路原理图如图1所示 2 芯片版图设计 2.1 芯片版图的平面设计 本文设计的JFET输入双运算放大器最大的热源就是输出扩流电路，为了保证电路精度，降低温度对输入部分的影响，应该将差分输入电路远离输出扩流电路；保护电路需要测量输出管的电流和结温（主要是电流），因此需把它放在贴近输出扩流电路的位置；电路失调调零电路考虑到电路中测应放在芯片边缘；偏置电路采用正温度系数的扩散电阻和负温度系数的齐纳二极管串联，基本消除了温度的影响，可以放在输出扩流电路边上，同时降低了温度对差分输入电路的影响 考虑到电路的高可靠性能，在电路的输入、输出、电源端均加上ESD保护电路，提高电路抗静电等级 综上所述，结合具体布线情况，得出了芯片版图的整体布局，如图2所示 2.2 主要模块及元器件版图设计 本设计采用4μm双极对通隔离兼容JFET工艺，单层金属布线，共15次光刻版，全部采用负胶接触光刻。最小特征尺寸为4μm，外延层厚度12μm，电阻率3Ωcm，基区结深2.5～3.0μm 2.2.1 标准元器件版图设计 本设计中用到的标准元件主要有P沟道JFET、外延型JFET，小功率npn晶体管、横向pnp管、电阻、电容。P沟道JFET沟道长度设计为10μm。外延型JFET沟道宽度设计为32μm。小功率npn晶体管发射区下限尺寸主要受光刻精度的限制，小于4mA的npn晶体管发射区为φ22μm圆形，发射极电流按0.1mA/μm计算【1】；4～25mA的npn晶体管发射区设计为200μm×18μm的矩形。纵向pnp晶体管发射区设计为350μm×30μm的矩形，同时在发射区做重掺杂，提高纵向pnp管的大电流增益。横向pnp管基区宽度设计为14μm 另外，设计时还采用了发射极铝层大面积覆盖（过EB结势垒区），以减少表面复合，提高npn管和横向pnp管的小电流放大倍数【1】 本设计中采用的电阻主要有基区电阻和高硼注入电阻。对于精度要求高、匹配性好的电阻采用基区电阻，如差分输入端要求精确匹配的电阻。为了保证电阻的精度和好的匹配性，设计时尽量避免弯头的出现。其余要求不高且阻值较大的电阻采用高B注入电阻，为了形成可靠的欧姆接触，在接触孔下的扩散区做了重掺杂 电容器的设计采用MIS电容器，考虑电路对转换速率的要求，电容面积按2pF/10000μm2计算 2.2.2 差分输入电路的版图设计 差分输入电路的精度是影响JFET输入运算放大器的最主要因素。因此，在版图设计时除了合适的布局外，还要充分考虑到该部分电路所用元器件的匹配性，设计时主要采用以下匹配原则：（1）JFET采用统一的几何形状，放置在最相邻的位置，采用共质心拓扑结构交叉耦合的版图设计【2】；（2）JFET所属隔离岛外围实行N+重掺杂，保证隔离岛等电位，减小JFET表面漏电；（3）npn晶体管发射区采用φ22μm圆形结构，放置在JFET边上，采用交叉耦合的版图设计，减小输入级有源负载失配对失调的影响；（4）匹配好的JFET远离芯片热源，放置在芯片的对称轴上；（5）所用电阻均为基区电阻，条宽为20μm。采用上述原则设计出如下结构： 经布局规划，模块实现和版图优化，得到芯片的整体版图（图4），芯片版图尺寸为：3380μm×1860μm 3 流片结果及分析 芯片版图经总体布局、布线设计完成后，对版图进行了DRC和LVS检查，并在流片厂双极对通隔离兼容JFET工艺线