stratix 10器件设计指南 - altera.pdfVIP

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2017-09-03 发布于天津
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stratix 10器件设计指南 - altera

Stratix 10 器件设计指南 S10-GUIDELINES 2016.10.31 订阅反馈内容内容 1 Stratix 10 器件设计指南 4 1.1 设计流程4 1.2 系统规范5 1.2.1 设计规范6 1.2.2 IP 选择6 1.2.3 Qsys 7 1.3 器件选择7 1.3.1 器件种类7 1.3.2 PLL 和时钟布线8 1.3.3 逻辑、存储器和乘法器密集度8 1.3.4 I/O 管脚数、LVDS 通道和封装形式 9 1.3.5 速度等级9 1.3.6 纵向器件移植 10 1.4 早期系统和电路板规划 10 1.4.1 早期功耗评估 10 1.4.2 散热管理的温度感应 11 1.4.3 电压传感器 12 1.4.4 器件配置规划 12 1.4.5 片上调试规划 16 1.5 电路板设计的管脚连接考虑因素 17 1.5.1 器件上电18 1.5.2 电源管脚连接和电源 18 1.5.3 配置管脚连接 20 1.5.4 与电路板相关的 Quartus Prime 设置23 1.5.5 信号完整性考量24 1.5.6 板级仿真和高级I/O 时序分析25 1.6 I/O 与时钟规划26 1.6.1 实现FPGA 管脚分配26 1.6.2 早期管脚规划与I/O 约束分析27 1.6.3 I/O 特性与管脚连接 28 1.6.4 时钟和PLL 选择 31 1.6.5 PLL 特性指南32 1.6.6 时钟控制特性 33 1.6.7 I/O 同步开关噪声 33 1.7 设计入口34 1.7.1 设计建议34 1.7.2 使用IP 内核34 1.7.3 重配置35 1.7.4 建议的HDL 编码风格35 1.7.5 寄存器上电电平与控制信号36 1.7.6 层次化基于团队设计的规划37 1.8 设计实现、分析、优化和验证 38 1.8.1 选择综合工具 38 1.8.2 器件资源利用报告39 Stratix 10 器件设计指南 2 内容 1.8.3 Quartus Prime 消息40 1.8.4 时序约束和分析40 1.8.5 面积与时序优化41 1.8.6 保持性能并减少编译时间42 1.8.7 使用 HyperFlex® 进行设计43 1.8.8 仿真 43 1.8.9