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【实验三】显示译码器 【实验三】显示译码器 【实验四】VHDL方式设计4位加法计数器 【实验四】VHDL方式设计4位加法计数器 【实验四】VHDL方式设计4位加法计数器 适用专业：电信、通信、测控 教学周数：1.5周 学分数： 1.5 13、14周实验室调试，按班级学号分组顺序排座次 16周交设计报告（和实验报告），以班为单位，按学号顺序排列 基础时钟分频器 课程设计 设计题目（按学号顺序分组） 设计一 8位硬件乘法器 （P145） 设计二 抢答器（P156） 设计三 数字钟（P162） 设计四 交通灯控制器 （P163） 设计五 秒表（P155） 课程设计 设计步骤： 分析要求，划分模块，编写VHDL程序； 输入、仿真、调试； 下载、检查； 报告：A4纸，加封面；设计要求、原理、程序、仿真结果、硬件测试结果等 设计一 8位硬件乘法器 设计一 8位硬件乘法器 设计一 8位硬件乘法器 设计一 8位硬件乘法器 设计一 8位硬件乘法器 设计二 抢答器 设计二 抢答器 设计二 抢答器 设计二 抢答器 设计二 抢答器 设计二 抢答器 设计二 抢答器 设计二 抢答器 设计三 数字钟 设计四 交通灯控制器 设计二：交通灯控制器 设计二：交通灯控制器 设计四 交通灯控制器 设计四 交通灯控制器 设计四 交通灯控制器 设计四 交通灯控制器 设计四 交通灯控制器 设计四 交通灯控制器 设计四 交通灯控制器 设计四 交通灯控制器 设计四 交通灯控制器 设计五 秒表 设计五 秒表 设计五 秒表 设计五 秒表 设计五 秒表 三、主要参考程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY MINUTE IS PORT(CI,NRESET,CLK,JF:IN STD_LOGIC; CO:OUT STD_LOGIC; QH,QL:out STD_LOGIC_VECTOR(3 DOWNTO 0) ); END ENTITY MINUTE; 设计三 数字钟 ARCHITECTURE ART OF MINUTE IS SIGNAL QH1,QL1: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN CO=1WHEN(QH1=0101 AND QL1=1001 AND CI=1)ELSE0; PROCESS(CLK,NRESET) IS BEGIN IF(NRESET=0)THEN QH1=0000; QL1=0000; ELSIF(CLKEVENT AND CLK=1)THEN 设计三 数字钟 IF(CI=1)OR (JF=1) THEN IF(QL1=9)THEN QL1=0000; IF(QH1=5)THEN QH1=0000; ELSE QH1=QH1+1; END IF; ELSE QL1=QL1+1; END IF; END IF; END IF; END PROCESS; QL=QL1;QH=QH1; END ARCHITECTURE ART; 设计三 数字钟 一、设计要求 设计一个由一条主干道和一条支干道的十字路口的交通灯控制器，具体要求如下： (1) 主、支干道各设有一个绿、黄、红指示灯，两个显示数码管。 (2) 主干道处于常允许通行状态，而支干道有车来才允许通行。当主干道允许通行亮绿灯时，支干道亮红灯。而支干道允许通行亮绿灯时，主干道亮红灯。 (3) 当主、支道均有车时，两者交替允许通行，主干道每次放行45 s，支干道每次放行25 s，由亮绿灯变成亮红灯转换时，先亮5 s的黄灯作为过渡，并进行减计时显示。 二、设计方案选择（参考） (1) 设置支干道有车开关SB。 (2) 系统中要求有45秒、25秒和5秒三种定时信号，需要设计三种相应的计时显示电路。计时方法为倒计时。定时的起始信号由主控电路给出，定时时间结束的信号输入到主控电路。 (3) 主控制电路的输入信号一方面来自车辆检测，另一方面来自45秒、25秒、5秒的定时到信号；输出有计