第四节存储子系统cache.pptVIP

高速缓冲存储器 提高存储系统性能的其它措施 一、双端口存储器 双端口存储器由于同一个存储器具有两组相互独立的读写控制电路而得名。由于进行并行的独立操作，因而是一种高速工作的存储器。 M0 … … M1 … … M2 M3 … … … … 　体号 体内地址 地址 0000 00 0000 01 0000 10 0000 11 0001 00 0001 01 0001 10 0001 11 1111 00 1111 01 1111 10 1111 11 (2) 低位交叉 各个体轮流编址 M0 地址 0 4 … … 4n－4 M1 1 5 … … 4n－3 M2 2 6 4n－2 M3 3 7 4n－1 … … … … 地址译码 体号 体内地址 体号 (2) 低位交叉 各个体轮流编址 各体地址分配满足 A=nj+k A：各分体内的地址； n:存储体的个数 j:正整数 k:存储体编号 通常在一个存储器周期内，n个存储体必须分时启动，则各个存储体的启动间隔为 t=T/n（n为交叉存取度） * * 一、概述 1. 问题的提出 避免 CPU “空等” 现象 CPU 和主存的速度差异 缓存 CPU 主存 容量小 速度高 容量大 速度低 程序访问的局部性原理： 由于编程时指令地址的分布基本上连续，对循环程序段的执行往往要重复若干遍；在一个较短的时间间隔内，对存储器的访问大部分将集中在一个局部区域中，而对此地址范围之外的地址很少访问。这种现象称之为局部性原理。 2. Cache 的工作原理 (1) 主存和缓存的编址 主存和缓存按块存储 块的大小相同 B 为块长 ~ ~ ~ ~ … … 主存块号 主存储器 0 1 2m－1 字块 0 字块 1 字块 M－1 主存块号 块内地址 m位 b位 n位 M块 B个字 缓存块号 块内地址 c位 b位 C块 B个字 ~ ~ ~ ~ … … 字块 0 字块 1 字块 C－1 0 1 2c－1 标记 Cache 缓存块号 (2) 命中与未命中 缓存共有 C 块 主存共有 M 块 M C 主存块 调入 缓存 主存块与缓存块 建立 了对应关系 用 标记记录 与某缓存块建立了对应关系的 主存块号 命中 未命中 主存块与缓存块 未建立 对应关系 主存块 未调入 缓存 (3) Cache 的命中率 CPU 欲访问的信息在 Cache 中的 比率 命中率 与 Cache 的 容量 与 块长 有关 一般每块可取 4 ~ 8 个字 块长取一个存取周期内从主存调出的信息长度 在一个程序执行期间，设Nc表示cache完成存取的总次数，Nm表示主存完成存取的总次数，h定义为命中率，则有 h=Nc/（Nc+Nm) (4) Cache –主存系统的效率 访问效率 e 与 命中率 有关 若tc表示命中时的cache访问时间，tm表示未命中时的主存访问时间，1-h表示未命中率，则cache/主存系统的平均访问时间ta为： ta=h*tc+（1-h)tm 则 e = × 100% tc h × tc+ (1－h)× tm 访问 Cache 的时间 平均访问时间 e = × 100% 例：CPU执行一段程序时，cache完成存取的次数为1900次，主存完成存取的次数为100次，已知cache存取周期为50ns，主存存取周期为250ns，求cache/主存系统的效率和平均访问时间。 3. Cache 的基本结构 Cache 替换机构 Cache 存储体 主存Cache 地址映射 变换机构 由CPU完成 4. Cache 的 读写 操作 访问Cache 取出信息送CPU 访问主存 取出信息送CPU 将新的主存块 调入Cache中 执行替换算法 腾出空位 结束 命中？ Cache满？ CPU发出访问地址 开始 是 否 是 否 读 Cache 和主存的一致性 4. Cache 的 读写 操作 写 写直达法（Write – through） 写回法（Write – back） 写操作时数据既写入Cache又写入主存 写操作时只把数据写入 Cache 而不写入主存 当 Cache 数据被替换出去时才写回主存 写操作时间就是访问主存的时间，读操作时不 涉及对主存的写操作，更新策略比较容易实现 写