计算机组成原理第五章中央处理器[一]技术总结.ppt

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ALU 000 000 000 022 PC 000 030 地址 指令或数据内容 20 CLA 21 ADD 30 22 STA 40 23 NOP 24 JMP 21 | | 30 000 006 31 40 存和数 地 址 总 线 ABUS ADD 30 数 据 总 线 DBUS MDR ADD 30 IR 指令 译码器 操作控制器 时序产生器 时钟 状态 反馈 指令寄存器 MAR … 微操作控制信号 算术逻辑单元 累加器 程序计数器 地址寄存器 数据缓冲 寄存器 存 储 器 CPU ① 图5.8 送(ADD指令 的)操作数地址( 执行周期一) ALU 000 006 000 022 PC 000 030 地址 指令或数据内容 20 CLA 21 ADD 30 22 STA 40 23 NOP 24 JMP 21 | | 30 000 006 31 40 存和数 地 址 总 线 ABUS 000 006 数 据 总 线 DBUS MDR ADD 30 IR 指令 译码器 操作控制器 时序产生器 时钟 状态 反馈 指令寄存器 MAR … 微操作控制信号 算术逻辑单元 累加器 程序计数器 地址寄存器 数据缓冲 寄存器 存 储 器 CPU ① ② ③ ③ ④ 图5.9 取操作数并 执行加法操作 (执行周期二) 取指令 PC+1 开始 指令 译码 送操作数 地址 送操作数 执行写 内存操作 取下条 指令 PC+1 一个CPU周期 一个CPU周期 一个CPU周期 取指令周期 执行周期1 执行周期2 FETCH EXE1 EXE2 STA指令周期 5.2.5 STA指令的指令周期——访问内存的 存数指令 STA 40的功能:(AC) →40 ALU 000 006 000 022 PC 000 022 ① 地址 指令或数据内容 20 CLA 21 ADD 30 22 STA 40 23 NOP 24 JMP 21 | | 30 000 006 31 40 存和数 地 址 总 线 ABUS STA 40 数 据 总 线 DBUS MDR STA 40 IR 指令 译码器 操作控制器 时序产生器 时钟 状态 反馈 指令寄存器 MAR … 微操作控制信号 算术逻辑单元 累加器 程序计数器 地址寄存器 数据缓冲 寄存器 存 储 器 CPU ② +1 ③ ④ ⑤ 图5.10 取出STA 指令(取指周期) ALU 000 006 000 023 PC 000 040 地址 指令或数据内容 20 CLA 21 ADD 30 22 STA 40 23 NOP 24 JMP 21 | | 30 000 006 31 40 存和数 地 址 总 线 ABUS STA 40 数 据 总 线 DBUS MDR STA 40 IR 指令 译码器 操作控制器 时序产生器 时钟 状态 反馈 指令寄存器 MAR … 微操作控制信号 算术逻辑单元 累加器 程序计数器 地址寄存器 数据缓冲 寄存器 存 储 器 CPU ① 图5.10 STA 指令送操作数地址 (执行周期一) ALU 000 006 000 023 PC 000 040 地址 指令或数据内容 20 CLA 21 ADD 30 22 STA 40 23 NOP 24 JMP 21 | | 30 000 006 31 40 000 006 地 址 总 线 ABUS 000 006 数 据 总 线 DBUS

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