FPGA_ASIC-手机数字基带处理芯片中静态时序分析.pdf

手机数字基带处理芯片中的静态时序分析 葛维,郑建宏 （重庆邮电大学 3G 研究院, 重庆400065） 摘要： 本文首先以Synopsys公司的工具Prime Time SI为基础，介绍了ASIC设计中主流的时序 分析方法：静态时序分析及其基本原理和操作流程；接着分析了它与门级仿真之间的关系，提出 了几个在TDS-CDMA数字基带处理芯片设计中遇到的疑难问题，并解释其原因；最后，介绍了 TDS-CDMA数字基带处理芯片中的静态时序分析过程。 关键词：ASIC ；静态时序分析；门级仿真；TDS-CDMA 中图分类号：TP303 文献标识码：A Static Timing Analysis in cell phone digital base band process chip Abstract: In this paper, firstly, the principle and operation flow of Static Timing Analysis (STA), which is most popular methodology, are introduced. And Prime Time, Synopsys EDA STA tools, is used to explain how to apply the STA theory in practical ASIC design. And then, the relationship of STA and gate level simulation is analyzed. Then, we mention several difficulty questions in TDS-CDMA digital base-band chip design, and explain their reasons. Finally, the whole processing of STA in TDS-CDMA digital base band process chip is introduced. Keywords: ASIC; Static Timing analysis; Gate Level Simulation; TDS-CDMA 1. 引言 随着深亚微米技术的发展，数字电路的规模已经发展到上百万门甚至上千万门。工艺也 从几十 um 提高到 65nm 甚至 45nm 。这样的电路规模做验证的时间在整个芯片的开发周期 所占的比例会越来越重。通常，在做验证的时候，我们都会采用动态验证的方法。现在，用 静态验证方法（STA Static Timing Analysis），不仅能够完成验证的工作，而且还能大大节省 验证所需要的时间。静态时序分析简称它提供了一种针对大规模门级电路进行时序验证的有 效方法。静态时序分析是相对于动态时序分析而言的。动态时序分析时不可能产生完备的测 试向量，覆盖门级网表中的每一条路径。因此在动态时序分析中，无法暴露一些路径上可能 存在的时序问题；而静态时序分析，可以方便地显示出全部路径的时序关系，因此逐步成为 集成电路设计签字认可的标准。 2. 静态时序分析工作原理 本文以Synopsys公司的Prime Time SI作为时序分析的工具，介绍静态时序分析的工作原 理。Prime Time把整个设计电路打散成从主要的输入端口到电路触发器、从触发器到触发器、 从触发器到主要输出端口、从主要的输出端口到主要的输出端口、四种类型的时序路径，分 析不同路径的时序信息，得到建立时间（setup time ）和保持时间（hold time ）的计算结果。 而Prime time SI又在Prime time 的基础上加入串扰分析（Crosstalk analysis ）。串扰是由两个或 者多个物理相邻连线之间的容性交叉耦合（capacitive cross-coupling ）产生的相互作用。随 着工艺越来越进步，在130nm或者90nm的工艺下，串扰的影响已经变得与单元延迟和线延 迟一样重要。 2.1 时序路径的分析 整个电路的静态时序分析都是由时序路径分析组成。时序路径分析就是检查从发