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第2章 8086CPU结构与功能 微处理器的外部结构 微处理器的内部结构 微处理器的功能结构 微处理器的寄存器组织 微处理器的存储器和I/O组成 8086 CPU芯片 有40个管脚，微处理器通过这些引脚与外部的逻辑部件连接，完成信息的交换。 CPU的这些引脚信号称为微处理器级的总线，它应该能够完成下列功能： 与存储器之间交换信息( 指令及数据)； 与I/O设备之间交换信息； 能输入和输出必要的信号。 微处理器的外部结构如图2.1所示 第2章 8086CPU结构与功能 微处理器的外部结构 微处理器的内部结构 微处理器的功能结构 微处理器的寄存器组织 微处理器的存储器和I/O组成 第2章 8086CPU结构与功能 微处理器的外部结构 微处理器的内部结构 微处理器的功能结构 微处理器的寄存器组织 微处理器的存储器和I/O组成 第2章 8086CPU结构与功能 微处理器的外部结构 微处理器的内部结构 微处理器的功能结构 微处理器的寄存器组织 微处理器的存储器和I/O组成 作 业 1 2 3 4 6（1）（3） 7（1）（4） 例1:若CPU执行5439H+476AH加法运算指令: 那么,指令执行后有: SF=1，ZF=0，PF=1，AF=1，CF=0，OF=1 0101 0100 0011 1001B 0100 0111 0110 1010B 1001 1011 1010 0011B + 2.4 微处理器的寄存器组织 例2:若CPU执行543AH-FE00H减法运算指令; 那么,指令执行后有: SF=0，ZF=0，PF=1，AF=0，CF=1，OF=0 0101 0100 0011 1010B 1111 1110 0000 0000B 0101 0110 0011 1010B - 2.4 微处理器的寄存器组织 控 制 标 志 用来控制CPU的操作特征（运行状态） DF(Direction Flag) 方向控制标志。 可由指令置1/清0 CLD；DF=0 在进行字符串操作时,CPU每执行一条串操作指令,对源或(与)目的操作数的地址会自动进行一次调整,其调整准则为 0，自动递增。 STD；DF=1 DF= 1，自动递减。 2.4 微处理器的寄存器组织 IF(Interrupt Enable Flag) CLI；IF=0，CPU处于关中断状态。 1时,CPU能响应外部可屏蔽中断请求; 当IF= IF对外部非可屏蔽中断请求以及CPU内部的中断不起作用. 可由指令置1/清0: 外部可屏蔽中断允许标志。 STI；IF=1，CPU处于开中断状态。 0时,CPU不能响应外部可屏蔽中断请求。 2.4 微处理器的寄存器组织 TF(Trap Flag)陷井标志。 没有专门的置1/清0指令。 当TF=1时，CPU每执行完一条指令便自动产生一个内部中断(类型为1)，转去执行一个中断服务程序，用户可以借助中断服务程序来检查每条指令执行的情况，称为单步工作方式，常用于程序的调试。 2.4 微处理器的寄存器组织 * 第2章 8086CPU结构与功能 2.1 微处理器的外部结构 8086CPU CPU 接口 地址 存储器中的字节 00 01 10 11 . . . . . . . . . 数据线 控制线 地址线 高位决定模块 I/O端口 I/O端口 高位决定端口，2或 3个低位选择端口 . . . I/O设备 存储器模块 总线:按功能分 （1）数据总线: 传送信息（指令或数据） （Data Bus） （2）地址总线: 传信息的来源或目的地址 （Address Bus） （3）控制总线: 管理总线上活动 （Control Bus） 2.1 微处理器的外部结构 CPU通过地址总线输出地址码来选择某一存储单元或某一称为I/O端口的寄存器，是单向的。 地址码的位数决定了地址空间的大小。 n位地址总线： 个地址（0～ -1）。 地址总线： 2.1 微处理器的外部结构 数据总线： 用于CPU和存储器或I/O接口之间传送数据，是双向的。 微处理器数据总线的条数决定CPU和存储器或I/O设备一次能交换数据的位数，是区分微处理器是多少位的依据。 8086 CPU的数据总线是16条，8086 CPU是16位微处理器。 2.1 微处理器的外部结构 控制总线： 管理总线上的活动，用来传送自CPU发出的控制信息或外设送到CPU的状态信息，大部分是单向的，有一些是双向的。 2.1 微处理器的外部结构