第2章 TMS320C54x的硬件结构及原理_201109014.ppt

第2章 TMS320C54x的硬件结构及原理 第2章 TMS320C54x的硬件结构及原理 第2章 TMS320C54x的硬件结构及原理 TMS320C54x系列DSP结构框图 TMS320VC5402芯片结构 （1）存储空间 多总线结构。片内有3条16位数据总线（CB、DB、EB）、1条16位的程序总线（PB）、以及4条对应的地址总线 (PAB、 CAB、DAB、EAB)。 地址线20根，可寻址程序空间1M字，数据和I/O空间各64K字。 片内ROM容量为4K×16位 片内双寻址RAM(DARAM)容量为16K×16位。 （2）在片内外围电路 软件可编程等待状态发生器和可编程分区切换逻辑电路。 带有内部振荡器或用外部时钟源的片内锁相环（PLL）时钟发生器。 2个高速、全双工多通道缓冲串行口（McBSP）（5402A是3个） 增强型8位并行主机接口（HPI8） 2个16位定时器）（5402A是1个） 6通道DMA控制器 具有符合IEEE1149.1标准的在片仿真接口JTAG。 （3）电源、时钟与封装 单周期定点指令的执行周期为10ns（100MIPS） I/O电源电压3.3V，内核1.8V 可用IDLE1、IDLE2、IDLE3指令控制芯片功耗以工作在省电方式。 144引脚的薄形四边形引脚扁平封装（LQFP）或144脚的球栅阵列封装（BGA）。 TMS320VC5402芯片的结构及技术性能 （i）进位位C功能： 在以累加器A（B）为目的寄存器时算术逻辑单元的32位数的运算结果发生溢出，或者乘法/加法单元的操作发生溢出，相应的溢出标志位OVA （或OVB）置1，直到发生复位、或者是执行以AOV （BOV）和ANOV （BNOV）为条件的BC[D]、或RC[D]、CC[D] 等指令，OVA（OVB）保持置1状态。RSBX指令也可以清除OVA标志。 （iV）溢出方式位OVM及溢出处理 求A的指数值，以2的补码形式（-8至31）存入T 累加器指数值=冗余符号位 - 8 第2章 TMS320C54x的硬件结构及原理 例2-7 分析指令EXP A的执行情况。 EXP A； 若A中值为0，则0→T， 否则将A中的冗余符号位数减-8→T 1. 电源引脚 第2章 TMS320C54x的硬件结构及原理 2.7 流水线 C54x的流水线操作由6个阶段组成: 预取指(简称P) 取指 (简称F) 译码 (简称D) 寻址 (简称A) 读数 (简称R) 执行 (简称X) 流水线结构与操作功能: 从选中的程序存储单元中取指令代码加载到PB上 用指令地址PC的值加载PAB 将PB上的代码送至指令译码器IR译码 读数据1，加载DB 读数据2，加载CB 若需要，将数据3写地址加载EAB 若需要, 用读数据1的地址加载至DAB；用读数据2的地址加载至CAB 修正辅助寄存器和堆栈指针 执行指令, 用写数据加载至EB 第2章 TMS320C54x的硬件结构及原理 2.7 流水线: 所谓理想的流水线是指每条指令都是单字单周期指令，都以每个时钟一个节拍的方式流过流水线. 流水线连续运行时的时序: 执行 读数 寻址 译码 取指 预 取指 第2章 TMS320C54x的硬件结构及原理 2.7 流水线: P78, 3(2) 32长操作数存储 P68 表3-4 AR1中的内容是数据存储器的地址 EB负责传送读/写数据 EAB负责传送数据存储器地址 P59 表3-1 利用长字寻址的32位单数据存储器操作数 单字双周期指令，在两条流水线中完成写32位长操作数 第2章 TMS320C54x的硬件结构及原理 2.7.2 流水线操作典型问题 1. 有延迟和无延迟的流水线操作: 在C54x的汇编指令集中存在着这样一些指令，只要在它的末尾加“D”就可使该指令具有了延迟功能，缩短了执行时间。表2-18具有延迟功能的指令。 C54x的无延迟无条件转移指令为双字4周期指令. 格式如下： B pmad； 0≤pmad≤65535 指令的操作是将pmad赋给PC，实现程序的无条件转移。且 该指令不允许执行紧跟在它后面的两条单字单周期指令。 P90 表3-16 近程无条件转移 2.7.2 流水线操作典型问题 （1）无延迟的流水线操作: 2.7.2 流水线操作典型问题 （2）有延迟的流水线操作: 第2章 TMS320C54x的硬件结构及原理 2.7.2 流水线操作典型问题 2. 中断响应的流水线操作 2. 中断响应的流水线操作 第2章 TMS320C54x的硬件结构及原理 2.7