第7章可测试性设计.ppt

* 第7章 可测试性设计 常用缩略语： ATPG ：Automatic Test Pattern Generation ATE ：Automated Test Equipment BIST ：Built In Self Test BSC ：Boundary Scan Cell BSDC ：Boundary Scan Design Compiler CUT ：Chip/Circuit Under Test DC ：Design Compiler DFT ：Design For Testability DRC ：Design Rule Checking HDL ：Hardware Description Language JTAG ：Joint Test Action Group LSSD ：level-sensitive scan design PI ：Primary Input PO ：Primary Output TC ：Test Compiler 7.1 引言 为了提高电子系统整机运行的可靠性，降低设计成本，测试是必不可少的。 一套电子系统的高可靠性是基于构成该系统的各个基本单元的高可靠性，然而随着系统使用的ASIC电路规模的增大、复杂程度的提高，芯片的引脚相对门数减少，使得电路的可控性和可观测性系数降低，电路测试变得十分复杂和困难，测试生成的费用也呈指数增长，单凭改进和研究测试生成方法已无法满足对测试的要求。 解决IC 测试问题的根本方法是在作系统设计时就充分考虑到测试的要求，即在设计阶段就开始考虑如何对电路进行测试，并将一些实用的可测性技术引入到芯片设计中，以降低测试生成的复杂性，也就是进行可测性设计。 7.2 DFT的基本概念 测试是通过控制和观察电路中的信号，以确定电路是否正常工作的过程。 因此，电路的可测试性涉及可控制性和可观察性两个最基本的概念。 可测性设计（Design For Testability）技术就是试图增加电路中信号的可控制性和可观察性，以便及时、经济地产生一个成功的测试程序。 在可测试设计技术发展的早期 ，大多采用特定（Ad Hoc）方法。 Ad Hoc 技术可用于特殊的电路和单元设计，对具体电路进行特定的测试设计十分有效，但它不能解决成品电路的测试生成问题。 因此，从70 年代中后期起，人们开始采用结构化的测试设计方法，即研究如何设计容易测试的电路，进而又考虑在芯片内部设计起测试作用的结构。 这种方法的另外一个优点是能与EDA工具结合，以进行自动设计。 7.2.1 Ad Hoc 技术 Ad Hoc 技术是一种早期的DFT 技术，它是针对一个已成型的电路设计中的测试问题而提出的。该技术有分块、增加测试点、利用总线结构等几种主要方法。 分块法的提出是基于测试生成和故障模拟的复杂程度正比于电路逻辑门数的三次方，因此，如果将电路分成若干可分别独立进行测试生成和测试的子块，可以大大缩短测试生成和测试时间，从而降低测试费用。 这种方法采用的技术有机械式分割、跳线和选通门等。机械式分割是将电路一分为二，这样虽然使测试生成和故障模拟的工作量减少了7／8，但却不利于系统的集成，费用也大大地增加；采用跳线的方法会引入大量的I／O 端口；而选通门的方法需要大量的额外原始输入、原始输出以及完成选通所必需的模块。 引入测试点是引进电路可测性最直接的方法。其基本方法是将电路内部难于测试的节点引出，作为测试节点，在测试时由原始输入端直接控制并由原始输出端直接观察。如果测试点用作电路的原始输入，则可以提高电路的可控性；如果测试点用作电路的原始输出，则可以提高电路的可观察性。在某些情况下，一个测试点可以同时用作输入和输出。但由于管脚数的限制，所能引入的测试点是非常有限的。 总线结构类似于分块法，在专用IC 可测性设计中十分有用，它将电路分成若干个功能块，并且与总线相连。可以通过总线测试各个功能块，改进各功能块的可测性。但这种方法不能检测总线自身的故障。 特定技术的一个主要困难在于它需要在电路中每个测试点附加可控的输入端和可观察的输出端，因此增加了附加的连线。 而后期的DFT 技术——结构化设计方法——则不同，它对电路结构作总体上的考虑，可以访问电路内部节点；按照一定的设计规则进行电路设计，只增加了用于测试的内部逻辑电路，因而具有通用性。 7.2.2 结构化设计技术 结构化设计的目的是减少电路的时序复杂性，减轻测试生成和测试验证的困难程度。 结构化设计方法可以应用到所有的设计中去，并且通常具有一套设计规则，主要有扫描技术和内建自测试（Built In Self Test —BIST）两种技术。 7.2.2.1 扫描技术 “扫描”是指将电路中的任一状态移进或移出的能力，其