数字电路EDA实验报告.doc

数字电路EDA实验报告 学校： 学院： 班级： 姓名： 学号： 指导教师： 模60倒计时器 一、实验目的 1.使用VHDL语言设计数字电路。 2.熟悉Quartus II开发环境，掌握基本操作。 3.学会使用FPGA开发板进行开发。 二、实验仪器 1.电脑一台。 2. FPGA开发板一块。 三、实验原理与设计 1.分频器设计 （1）原理设计 使用实验板上的50MHz时钟信号，因此需要对该时钟信号进行分频，以得到1Hz时钟信号，供计数器使用。 （2）VHDL语言描述 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity divider is port( CLK:in std_logic; OUT_CLK:out std_logic ); end divider; architecture one of divider is signal count:std_logic_vector(31 downto 0):= signal flag:std_logic:=0; begin process(CLK) begin if CLKevent and CLK=1 then if counthen count=count+1; else count=(others=0); flag=not flag; end if; end if; end process; OUT_CLK=flag; end one; （3）RTL视图 （4）符号表示 2.计数器设计 （1）原理设计 计数器为模60倒计时计数器，分成十位与个位两部分。个位减到0后再减则十位减1，个位减完后为9。当两位数为“00”时输出借位，再减1则为“59”。另外，设计计数使能、异步清零功能。 （2）VHDL语言描述 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt60 is port( CLK:in std_logic; OUT_H:out std_logic_vector(3 downto 0); OUT_L:out std_logic_vector(3 downto 0); EN:in std_logic; CL:in std_logic; OC:out std_logic ); end cnt60; architecture one of cnt60 is signal s_h:std_logic_vector(3 downto 0):=(others=0); signal s_l:std_logic_vector(3 downto 0):=(others=0); signal s_oc:std_logic:=0; begin process(EN,CL,CLK) begin if CL=0 then s_h=(others=0); s_l=(others=0); elsif EN=1 then if CLKevent and CLK=1 then if s_oc=1 then s_oc=0; end if; if s_l0 then s_l=s_l-1; if s_h=0000 and s_l=0001 then s_oc=1; end if; else s_l=1001; if s_h0 then s_h=s_h-1; else s_h=0101; end if; end if; end if; end if; end process; OUT_L=s_l; OUT_H=s_h; OC=s_oc; end one; （3）RTL视图 （4）符号表示 3. 7段数码管译码器 （1）原理设计 数码管原理如下图所示： 实验板上的数码管为共阳数码管，显示的数字与对应编码为 显示 0 1 2 3 4 5 6 7 8 9 编码 0xC0 0xF9 0x