时钟宽带GSPSJESD204BADC-ADC时钟出现固定量的时钟讲述.PDFVIP

技术文章 时钟宽带GSPS Ian Beavers, Matt Felmlee JESD204B ADC Analog Devices | 分享至LinkedIn | 电子邮件 ( ) 随着使用多模数转换器ADC 的高速信号采集应用的复杂性提 高，每个转换器互补时钟解决方案将决定动态范围和系统的潜 Higher Frequency Input Signal ( ) 在能力。随着新兴每秒一千兆样本GSPS ADC的采样速率和输入带 宽提高，系统的分布式采样时钟的能力和性能变得至关重要。 Lower Frequency Input Signal 以高频测量为目标的系统解决方案，例如电气测量仪器仪表和 dV 多转换器阵列应用，将需要尖端的时钟解决方案。 选择专门的辅助时钟解决方案对防止ADC 动态范围受限非常重 要。根据目标输入带宽和频率，时钟抖动可能会反过来限制 dV ADC 的性能。转换器的高速JESD204B 串行接口的低抖动和相位噪 声、分配链路和对齐能力都是对优化系统性能极其重要的时钟 属性。 dt = Clock Jitter 支持带JESD204B输出ADC 的多通道低抖动GHz时钟解决方案继续 在业内激增。设计工程师问我们该如何为其GSPS ADC选择合适 的时钟解决方案。下面就是答案和对与将时钟解决方案与特殊 图1 ADC配对产生的技术影响相关的部分常见讨论的分析。 ( ) ADC 时钟出现固定量的时钟抖动dt 后，更高频率的输入信号将 第2或第3奈奎斯特频率区域对宽带GSPS ADC使用高输入频率需要 具有一个更大的采样电压误差dV ，此误差与更低频率的输入信 较低的抖动和高速时钟。时钟抖动对ADC性能有什么影响？ 号相关联。这会对ADC 的动态范围能力产生直接影响。 由于采用GSPS ADC和直接RF采样的系统中使用高频率输入信号， ( ) 峰峰值和rms 均方根即平方抖动之间的区别是什么？ 因此时钟抖动对系统性能的影响越来越大。固定量的时钟抖动