数字集成电路第章 CMOS静态逻辑电路.pptVIP

CMOS传输门传输高电平特性 CMOS传输门在传输高电平时，NMOS管始终工作在饱和区，而PMOS管是在恒定的栅源电压下，先工作在饱和区，然后进入线性区。 尽管第三个阶段时NMOS截止，但传输高电平还没有结束，PMOS还导通，可以继续对负载充电，此时PMOS管工作在线性区，直到|VDSP|=Vin-Vout=0时，传输才结束。 可以无损耗传输高电平。 CMOS传输门传输低电平特性 CMOS传输门在传输低电平时，PMOS管始终工作在饱和区，而NMOS管是在恒定的栅源电压下，先工作在饱和区，然后进入线性区。 尽管第三个阶段时PMOS截止，NMOS仍然线性区导通，直到|VDSN|=Vin-Vout=0时，即Vout=0时传输才结束。 可以无损耗传输低电平。 CMOS传输门导通电流的变化 传输高电平和传输低电平过程中，NMOS传输管、PMOS传输管以及CMOS传输门导通电流的变化。 NMOS管和PMOS管的电流都是非线性变化，而CMOS传输门的总电流近似线性变化。 （三）CMOS传输门 2.CMOS传输门的直流传输特性 （1）当 时，N管、P管均截止， （2）当 时， 由“0”升高到“1”的过程分为以下 三个阶段： ① 较小 ，N管导通区： N管导通 P管截止 N管接近理想开关，N管沟道电流向负载电容充电，使 ② 升高，双管导通区： N管导通 P管导通 N管、P管共同向负载电容充电，仍使 ③再升高，接近“1”时，有P管导通区： N管截止 P管导通 P管接近理想开关，P管继续向负载电容充电，仍维持 （四）CMOS传输门的设计 为保证导电沟道与衬底的隔离（PN结反偏），N管的衬 底必须接地，P管的衬底必须接电源。 沟道电流与管子的宽长比（W/L）成正比，为使传 输速度快，要求 大些，沟道长度L取决于硅栅多晶硅 条的宽度，视工艺而定，一般L取工艺最小宽度（ ）， 那么，要使 大，就要将沟道宽度W设计的大一些。 CMOS传输门导通电阻的变化 传输门总结 ★ NMOS传输管传输低电平性能好，传输高电平有阈值损失； ★ PMOS传输管传输高电平性能好，传输低电平有阈值损失； ★ CMOS传输门利用NMOS和PMOS管的互补性能获得了比单个传输管更优越的性能，性能更接近理想开关。 静态CMOS逻辑门的构成特点 静态CMOS逻辑门是在CMOS反相器的基础上扩展而成的。 把反相器中单个的PMOS管用多个PMOS管构成的上拉网络代替； 把反相器中单个的NMOS管用多个NMOS管构成的下拉网络代替。 这样可以实现任意的与或非逻辑（AOI），也可以实现任意的或与非逻辑（OAI） 对NMOS下拉网络的构成规律： NMOS管串联实现与操作； NMOS管并联实现或操作。 对PMOS上拉网络的构成规律： PMOS管串联实现或操作； PMOS管并联实现与操作。 ★ 电路最终输出还要对上述操作求反，最终实现带非的逻辑功能。 ★ 上述规律不仅适用于单个管子的串、并联，还可以推广到子电路块的串并联。 静态CMOS逻辑门的构成特点 复杂逻辑门的分析和设计 Example 与或非（ AOI ）门的设计 或与非门（OAI）的设计 实现不带“非”的逻辑 实现任意的组合逻辑电路 Y=ABCDEFGH 三种方案的比较 逻辑门的延迟时间与它的扇入系数和扇出系数有关： ★ 扇出系数使负载电容增大，对延迟时间是线性关系； ★ 扇入系数的增大一方面是等效导电因子下降，驱动能力减小，也使得串联的MOS管数目增加，对串联支路中间节点电容的充放电将增加延迟时间。 因此，扇入系数对延迟时间的影响更大。 总结： 电路的总延迟时间不完全